Random access memory là gì? Các nghiên cứu khoa học về RAM

Định nghĩa và vai trò của Random Access Memory (RAM)

Random Access Memory (RAM) là loại bộ nhớ truy cập ngẫu nhiên, cho phép đọc/ghi dữ liệu ở bất kỳ vị trí địa chỉ nào với tốc độ gần như đồng đều. Khác với bộ nhớ lưu trữ lâu dài (như ROM, SSD, HDD), dữ liệu trên RAM chỉ tồn tại trong khi nguồn điện được cấp; khi tắt máy, toàn bộ nội dung RAM sẽ mất đi. Đây là điểm mấu chốt giúp RAM trở thành vùng nhớ đệm chính cho CPU trong quá trình xử lý dữ liệu.

Trong kiến trúc máy tính và hệ thống nhúng, RAM đóng vai trò trung gian giữa bộ nhớ chính (ổ cứng hoặc bộ nhớ flash) và bộ nhớ đệm nhỏ hơn (cache). CPU sẽ tải trước đoạn mã và dữ liệu cần thiết từ bộ nhớ chính vào RAM để gia tăng tốc độ truy xuất. Việc tối ưu dung lượng và băng thông RAM quyết định khả năng xử lý đa nhiệm và hiệu quả tính toán.

• Đơn vị đo dung lượng: byte (B), kilobyte (KB), megabyte (MB), gigabyte (GB), terabyte (TB).
• Tốc độ truy cập: tính bằng nanô giây (ns) cho độ trễ, hoặc megatransfers/giây (MT/s) cho băng thông.
• Chu kỳ đồng hồ (clock cycle) và tốc độ xung nhịp (MHz, GHz) ảnh hưởng trực tiếp đến throughput.

Lịch sử phát triển

Giai đoạn đầu của bộ nhớ ngẫu nhiên sử dụng core nhớ từ (magnetic-core memory), nơi mỗi bit lưu trữ được trong một vòng dây bao quanh lõi ferrite. Mặc dù có độ bền cao, magnetic-core tỏ ra cồng kềnh và tiêu thụ năng lượng lớn. Đến cuối thập niên 1960, semiconductor memory (bộ nhớ bán dẫn) bắt đầu thay thế nhờ khả năng thu nhỏ kích thước và giảm điện năng tiêu thụ.

Sự ra đời của Static RAM (SRAM) và Dynamic RAM (DRAM) đánh dấu bước ngoặt quan trọng. SRAM, với cấu trúc latch, không cần làm mới (refresh) nhưng chiếm diện tích bán dẫn lớn và có giá thành cao. DRAM, với cấu trúc transistor – tụ điện, yêu cầu chu kỳ làm mới định kỳ nhưng tiết kiệm diện tích và chi phí sản xuất.

Sự tiêu chuẩn hóa các thế hệ RAM được thực hiện bởi JEDEC Solid State Technology Association. Các hãng sản xuất như Samsung, Micron, SK Hynix đã hợp tác phát triển và công bố tiêu chuẩn DDR (Double Data Rate) nhằm đồng nhất giao thức, điện áp và cơ chế tín hiệu. Từ DDR1 đến DDR5, mỗi thế hệ đều cải tiến băng thông, giảm điện áp và tăng mật độ tích hợp.

Cấu trúc và nguyên lý hoạt động

DRAM sử dụng mỗi ô nhớ bao gồm một transistor và một tụ điện để lưu một bit dữ liệu. Tụ điện nạp/hút điện tích tương ứng với giá trị 1 hoặc 0. Khi đọc dữ liệu, tụ phải phóng điện qua transistor xuống mạch cảm biến, sau đó ô nhớ đó được nạp lại (refresh) để tránh mất dữ liệu do hiện tượng rò rỉ điện.

SRAM cấu thành từ một mạch latch gồm 4–6 transistor, giữ giá trị logic ổn định miễn là có nguồn. Khi cần đọc, tín hiệu điều khiển (word line) kích hoạt latch, dữ liệu xuất ra cổng (bit line). Việc không cần refresh giúp SRAM có độ trễ thấp hơn DRAM, nhưng chi phí và diện tích bán dẫn cao hơn đáng kể.

Quy trình đọc/ghi dữ liệu gồm ba bước cơ bản:

1. Chọn ô nhớ thông qua địa chỉ hàng (row address) và cột (column address).
2. Kết nối ô nhớ vào đường tín hiệu bit line để đọc giá trị hiện tại hoặc ghi tín hiệu mới.

Phân loại các loại RAM

Static RAM (SRAM) có ưu điểm là độ trễ (latency) cực thấp, không cần refresh, phù hợp làm cache L1/L2/L3 trong CPU. Nhược điểm của SRAM là mức tiêu thụ điện năng ở chế độ chờ tương đối cao và chi phí sản xuất lớn, dẫn đến dung lượng thường nhỏ hơn DRAM.

Dynamic RAM (DRAM) yêu cầu chu kỳ refresh định kỳ, song mật độ bit trên diện tích lớn và chi phí thấp hơn. DRAM được dùng nhiều làm bộ nhớ chính cho máy tính cá nhân, máy chủ. Tiếp tục phát triển DRAM gồm các biến thể như:

• eDRAM: tích hợp thêm mạch làm mới, cải thiện băng thông.
• MRAM (Magnetoresistive RAM): sử dụng hiệu ứng từ, không cần refresh, khả năng lưu trữ phi biến động.
• PRAM (Phase-change RAM): dựa trên sự thay đổi trạng thái pha của vật liệu, hứa hẹn tốc độ và độ bền cao.

Tiêu chí	SRAM	DRAM
Kiến trúc	Latch 4–6 transistor	Transistor + tụ điện
Refresh	Không cần	Phải refresh định kỳ
Độ trễ	Rất thấp (~1–10 ns)	Cao hơn (~10–100 ns)
Chi phí	Cao	Thấp
Ứng dụng	Cache CPU, buffer tốc độ cao	Bộ nhớ chính cho máy tính, di động

Chuẩn giao tiếp và các thế hệ DDR

Các chuẩn DDR (Double Data Rate) sử dụng kỹ thuật truyền dữ liệu hai lần mỗi chu kỳ xung nhịp, tăng gấp đôi băng thông so với SDR (Single Data Rate). JEDEC Solid State Technology Association quy định tiêu chuẩn DDR từ DDR1 đến DDR5, với mỗi thế hệ giảm điện áp hoạt động và tăng mật độ tích hợp.

DDR1 khởi đầu ở 200–400 MT/s, điện áp 2.5 V; DDR2 nâng lên 400–800 MT/s, hạ xuống 1.8 V; DDR3 tiếp cận 800–2133 MT/s, điện áp 1.5 V; DDR4 đạt 1600–3200 MT/s, điện áp 1.2 V; DDR5 hiện tại lên tới 4800–8400 MT/s, điện áp 1.1 V hoặc thấp hơn. LPDDR (Low Power DDR) cho di động tiếp tục tối ưu điện năng và quản lý nhiệt.

• JEDEC JESD79-5C – tiêu chuẩn DDR5 SDRAM (băng thông, điện áp, tín hiệu) (jedec.org).
• LPDDR5 – tối ưu điện năng, hỗ trợ chế độ Deep Sleep với $I_{\text{standby}}<1\,\mu\text{A}$ (Intel Developer Zone).
• LPDDR4 vs LPDDR5 – LPDDR5 cải thiện băng thông lên 6400 MT/s và giảm 20% điện năng so với LPDDR4x.

Chỉ số hiệu năng

Độ trễ truy xuất (latency) và băng thông (bandwidth) là hai chỉ số quan trọng đánh giá hiệu năng RAM. Độ trễ được đo qua các thông số CAS (Column Access Strobe), RAS (Row Access Strobe), tRCD, tRP, thường biểu diễn dưới dạng chu kỳ xung (cycles) hoặc nanô giây (ns).

Băng thông tính theo công thức:

$B = \frac{\text{bus width (bits)} \times \text{clock rate (Hz)} \times 2}{8}$

Ví dụ DDR4-3200 (3200 MT/s) với bus 64 bit: $B = \frac{64 \times 3.2\times10^9 \times 2}{8} = 51.2\,\text{GB/s}$. Hiệu năng thực tế còn phụ thuộc vào kiến trúc bo mạch chủ và bộ điều khiển bộ nhớ.

• CAS Latency (CL): số chu kỳ từ lệnh đọc đến dữ liệu sẵn sàng.
• tRCD: chu kỳ giữa chọn hàng và chọn cột.
• tRP: chu kỳ đóng hàng trước khi mở hàng mới.

Ứng dụng thực tiễn

Trong máy tính cá nhân và máy chủ, RAM quyết định khả năng đa tác vụ, khởi động ứng dụng nhanh và xử lý dữ liệu lớn. Hệ thống chơi game và đồ họa 3D yêu cầu RAM dung lượng cao (>16 GB) và băng thông lớn để giảm hiện tượng giật, lag.

Thiết bị di động sử dụng LPDDR để tối ưu thời gian hoạt động và giảm nhiệt. Các smartphone cao cấp hiện trang bị LPDDR5X với băng thông lên tới 8533 MT/s, cải thiện tốc độ tải ứng dụng và xử lý AI trên thiết bị (Qualcomm OnQ).

• Máy chủ dữ liệu: sử dụng DDR4 hoặc DDR5 ECC (Error-Correcting Code) để đảm bảo độ tin cậy.
• Hệ thống nhúng và IoT: dùng SDRAM hoặc LPDDR tùy vào yêu cầu tiêu thụ năng lượng.
• Thiết bị FPGA và ASIC: tích hợp SRAM on-chip làm buffer tốc độ cao.

Vấn đề tiêu thụ năng lượng và tản nhiệt

SRAM tiêu thụ điện năng cao hơn DRAM trong chế độ chờ do cần duy trì trạng thái latch với dòng I_static. DRAM mặc dù cần refresh định kỳ, nhưng tổng năng lượng tiêu thụ thường thấp hơn nhờ điện áp hoạt động thấp và mật độ cao.

Giải pháp tản nhiệt bao gồm tản nhiệt chủ động (quạt, heatsink) và thụ động (pi-kê tản nhiệt). Trên máy chủ và bo mạch đồ họa, các thanh RAM hiệu năng cao thường kèm với “heat spreader” nhôm để tăng diện tích tản nhiệt (Samsung DRAM Solutions).

Tiêu chí	SRAM	DRAM
Điện áp	1.2–1.5 V	1.1–2.5 V tùy thế hệ
Dòng standby	~10–50 μA/bit	<1 μA/bit với LPDDR
Tản nhiệt	Cần heatsink chuyên dụng	Heat spreader hoặc PCB thiết kế thông gió

Thách thức và xu hướng tương lai

Khi kích thước bóng bán dẫn tiến tới giới hạn vật lý (<10 nm), kỹ thuật EUV (Extreme Ultraviolet Lithography) và kiến trúc 3D-stacked memory trở nên cần thiết. HBM (High Bandwidth Memory) xếp chồng nhiều lớp DRAM trên cùng die với kết nối thông qua TSV (Through-Silicon Via), cho băng thông vượt trội (>256 GB/s mỗi stack).

Các công nghệ phi biến động như MRAM và ReRAM hứa hẹn kết hợp ưu điểm của DRAM và lưu trữ lâu dài, loại bỏ nhu cầu refresh và giảm năng lượng standby. Giao thức mở rộng như CXL (Compute Express Link) tạo bộ đệm chung giữa CPU, GPU và bộ nhớ, tối ưu việc chia sẻ dữ liệu với độ trễ thấp.

• HBM3: mục tiêu 819 GB/s mỗi stack, dùng trong AI accelerator.
• CXL 3.0: hỗ trợ >1 TB/s tổng băng thông giữa các thiết bị.
• Storage-class Memory: kết hợp băng thông cao và tính phi biến động.

Tài liệu tham khảo

• JEDEC Solid State Technology Association. (2022). JESD79-5C: DDR5 SDRAM Standard. Retrieved from https://www.jedec.org/standards-documents/docs/jesd79-5c
• Intel Corporation. (2024). Understanding LPDDR5. Intel Developer Zone. Retrieved from https://www.intel.com/content/www/us/en/developer/articles/technical/understanding-lpddr5.html
• Samsung Electronics. (2023). Samsung DRAM Solutions. Retrieved from https://www.samsung.com/semiconductor/dram/
• Micron Technology. (2024). 3D High Bandwidth Memory (HBM). Retrieved from https://www.micron.com/products/dram/3d-high-bandwidth-memory
• Qualcomm OnQ. (2024). Advances in LPDDR5X for Mobile Platforms. Retrieved from https://www.qualcomm.com/news/onq/2024/05/qualcomm-snapdragon-8-gen-3-lpddr5x