ADC delta-sigma khác biệt gì so với các ADC tốc độ Nyquist truyền thống?

Khác với ADC tốc độ Nyquist xử lý tín hiệu tại tần số lấy mẫu xấp xỉ hai lần băng thông tín hiệu hữu ích, ADC delta-sigma vận hành ở tần số lấy mẫu cao hơn nhiều lần kết hợp kỹ thuật định hình nhiễu lượng tử hóa. Cơ chế này đẩy phần lớn công suất nhiễu lượng tử ra ngoài dải tần quan tâm, cho phép bộ lọc số sau đó loại bỏ nhiễu và mang lại độ phân giải hiệu dụng rất cao mà không phụ thuộc vào độ chính xác khắt khe của linh kiện tương tự.

Kỹ thuật định hình nhiễu trong bộ điều chế delta-sigma hoạt động như thế nào?

Định hình nhiễu hoạt động bằng cách đặt bộ tích phân trong vòng phản hồi âm trước bộ lượng tử hóa. Vòng phản hồi này tạo ra hàm truyền tín hiệu dạng thông thấp giữ nguyên dải tần hữu ích, đồng thời thiết lập hàm truyền nhiễu dạng thông cao đẩy công suất nhiễu lượng tử hóa về phía tần số cao ngoài dải tần cơ sở để bộ lọc khử xén triệt tiêu dễ dàng.

Tại sao ADC delta-sigma một bit lại có độ tuyến tính hoàn hảo?

Bộ lượng tử hóa một bit và bộ chuyển đổi số sang tương tự phản hồi một bit chỉ có hai mức điện áp đầu ra đối xứng. Do hai điểm trong không gian luôn tạo thành một đường thẳng hoàn hảo, tầng phản hồi một bit hoàn toàn không gặp phải lỗi phi tuyến vi sai hay tích lũy do sai lệch chế tạo linh kiện, giúp hệ thống đạt độ tuyến tính lý tưởng.

Khi nào nên lựa chọn ADC delta-sigma thay vì SAR ADC hoặc Pipeline ADC?

ADC delta-sigma là lựa chọn tối ưu khi ứng dụng đòi hỏi độ phân giải rất cao, dải động rộng và độ méo phi tuyến cực thấp ở dải tần từ thấp đến trung bình như đo lường cảm biến, thiết bị y sinh học và xử lý âm thanh chuyên nghiệp. Ngược lại, nếu hệ thống ưu tiên độ trễ chuyển đổi tức thời thấp hoặc băng thông chuyển đổi cực rộng từ hàng chục megasample đến gigasample mỗi giây, các kiến trúc như SAR ADC hay Pipeline ADC sẽ phù hợp hơn.

ADC delta-sigma là gì? Nguyên lý và kiến trúc bộ biến đổi

ADC delta-sigma là bộ chuyển đổi tương tự sang số hoạt động dựa trên sự kết hợp giữa kỹ thuật quá lấy mẫu và kỹ thuật định hình nhiễu lượng tử hóa nhằm chuyển đổi tín hiệu điện áp tương tự liên tục thành dòng dữ liệu số có độ phân giải và độ chính xác cao. Nhờ khả năng đẩy phần lớn công suất nhiễu lượng tử ra ngoài dải tần số cơ sở rồi sử dụng bộ lọc số để triệt tiêu, kiến trúc này đạt được dải động vượt trội mà không đòi hỏi độ chính xác tuyệt đối khắt khe từ các linh kiện tương tự. Bài viết này trình bày toàn diện về bản chất kỹ thuật, lịch sử phát triển, cơ sở toán học, phân loại kiến trúc phần cứng, các cơ chế suy hao phi tuyến và giải pháp khắc phục, cùng phân tích so sánh và ứng dụng thực tiễn của bộ biến đổi delta-sigma.

Bản chất kỹ thuật và nguyên lý quá lấy mẫu

Trong kỹ thuật chuyển đổi tín hiệu, các bộ biến đổi tương tự sang số (analog-to-digital converter, ADC) truyền thống thường vận hành ở tốc độ Nyquist, nghĩa là tần số lấy mẫu chỉ cần lớn hơn hai lần tần số cực đại của tín hiệu đầu vào. Tuy nhiên, cách tiếp cận này buộc bộ lọc chống tràn phổ tương tự ở đầu vào phải có độ dốc chuyển tiếp cực kỳ hẹp, gây phức tạp và tốn diện tích mạch. Ngược lại, ADC delta-sigma áp dụng chiến lược quá lấy mẫu (oversampling), trong đó tần số lấy mẫu của hệ thống cao hơn rất nhiều lần so với tốc độ Nyquist tối thiểu.

Tỷ số quá lấy mẫu và giới hạn của việc lấy mẫu thuần túy

Tỷ số quá lấy mẫu (oversampling ratio, OSR) được định nghĩa theo Schreier, Pavan và Temes (2017) là tỷ số giữa tần số lấy mẫu $f_s$ và hai lần băng thông tín hiệu hữu ích $f_B$ :

OSR = \frac{f_s}{2 f_B}

trong đó đại lượng $OSR$ biểu thị tỷ số quá lấy mẫu không thứ nguyên, biến số $f_s$ là tần số lấy mẫu xung nhịp của bộ điều chế, và biến số $f_B$ là độ rộng băng thông tần số của tín hiệu đầu vào cần xử lý.

Theo phân tích chuyên khảo của Pelgrom (2022), nếu một hệ thống chỉ thực hiện quá lấy mẫu đơn thuần mà không có cơ chế định hình phổ nhiễu, tổng công suất nhiễu lượng tử hóa vẫn giữ nguyên nhưng mật độ phổ công suất nhiễu được trải đều trên một dải tần số rộng hơn từ 0 đến một nửa tần số lấy mẫu. Khi đưa tín hiệu qua bộ lọc thông thấp lý tưởng có băng thông $f_B$ , phần công suất nhiễu rơi vào trong dải thông chỉ giảm tỷ lệ nghịch bậc một với OSR. Do đó, theo Pelgrom (2022), tỷ số tín hiệu trên nhiễu chỉ tăng khoảng 3 dB (giá trị giải tích xấp xỉ 3.01 dB), tương ứng với mức cải thiện khiêm tốn 0.5 bit độ phân giải hiệu dụng cho mỗi lần tăng gấp đôi tỷ số OSR. Để đạt được độ phân giải cao từ 16 bit đến 24 bit, việc quá lấy mẫu thuần túy sẽ đòi hỏi tần số lấy mẫu khổng lồ không khả thi trên thực tế mạch tích hợp.

Nguyên lý định hình nhiễu lượng tử hóa

Đột phá cốt lõi của kiến trúc delta-sigma nằm ở khả năng định hình nhiễu (noise shaping). Thay vì chấp nhận phổ nhiễu lượng tử hóa phân bố đều màu trắng trên toàn dải tần, bộ điều chế delta-sigma sử dụng một vòng hồi tiếp âm có chứa các tầng tích phân để biến đổi phổ của nhiễu lượng tử. Vòng lặp này hoạt động như một bộ lọc thông thấp đối với tín hiệu đầu vào tương tự, nhưng lại đóng vai trò như một bộ lọc thông cao đối với nhiễu lượng tử hóa do bộ lượng tử sinh ra.

Kết quả là phần lớn năng lượng nhiễu lượng tử trong dải tần thấp (nơi chứa tín hiệu hữu ích) bị nén mạnh và đẩy dạt về vùng tần số cao ngoài dải thông. Tại đầu ra của bộ điều chế, một bộ lọc kỹ thuật số sẽ cắt bỏ toàn bộ dải tần số cao chứa nhiễu tập trung này, giữ lại tín hiệu gốc với độ tinh khiết cao và tỷ số tín hiệu trên nhiễu được nâng lên vượt bậc.

Lịch sử hình thành và các mốc phát triển

Lịch sử của kỹ thuật delta-sigma bắt đầu từ những nỗ lực tối ưu hóa phương thức điều chế xung mã (pulse code modulation) trong hệ thống truyền dẫn thông tin viễn thông và đo lường:

Năm 1962: Các nhà khoa học Nhật Bản gồm Hiroshi Inose, Yasuhiko Yasuda và Jun Murakami công bố công trình nền tảng trên tạp chí IRE Transactions on Space Electronics and Telemetry (Inose, Yasuda, và Murakami, 1962). Các tác giả đã đề xuất đặt một bộ tích phân trước bộ điều chế delta nhằm khắc phục nhược điểm quá tải độ dốc (slope overload) cố hữu của kỹ thuật điều chế delta truyền thống trong các hệ thống đo xa số hóa. Tên gọi delta-sigma phản ánh sự kết hợp giữa phép lấy sai phân (delta) và phép tính tổng tích phân (sigma).
Năm 1985: James C. Candy công bố bài báo bước ngoặt trên tạp chí IEEE Transactions on Communications (Candy, 1985), phát triển cấu trúc bộ điều chế delta-sigma tích phân kép bậc 2. Công trình của Candy (1985) đã chứng minh bằng giải tích và mô phỏng rằng việc sử dụng hai tầng tích phân trong vòng phản hồi cho phép tăng tỷ số tín hiệu trên nhiễu tới 15 dB cho mỗi lần tăng gấp đôi tần số lấy mẫu (tương đương cải thiện 2.5 bit trên mỗi octave của OSR), mở ra kỷ nguyên ứng dụng thương mại rộng rãi trong xử lý âm thanh kỹ thuật số.
Giai đoạn phát triển vi mạch bán dẫn: Cùng với sự thu nhỏ của công nghệ CMOS, các bộ lọc kỹ thuật số phức tạp dần được tích hợp nguyên khối cùng mạch tương tự với chi phí thấp. Giáo trình kinh điển của Schreier, Pavan và Temes (2017) đã hoàn thiện lý thuyết tổng hợp bộ điều chế bậc cao và bộ điều chế thời gian liên tục. Đến năm 2020, Tan và các đồng nghiệp đã tổng kết hệ thống lý thuyết về ADC delta-sigma tiệm tiến phục vụ cảm biến y sinh học (Tan và cộng sự, 2020), và công trình tổng quan của Verreault, Cicek và Robichaud (2024) tiếp tục cập nhật các xu hướng thiết kế băng thông rộng trên tiến trình công nghệ hiện đại.

Mô hình toán học và phân tích hàm truyền

Để hiểu rõ cơ chế định hình nhiễu, bộ điều chế delta-sigma thường được phân tích dưới dạng mô hình tuyến tính hóa trong miền biến đổi z.

Mô hình tuyến tính hóa của bộ điều chế

Trong mô hình tuyến tính, bộ lượng tử hóa phi tuyến được thay thế tương đương bằng một bộ cộng tín hiệu với nguồn nhiễu lượng tử hóa độc lập $E(z)$ . Phương trình toán học biểu diễn tín hiệu đầu ra $Y(z)$ theo tín hiệu đầu vào $X(z)$ và nhiễu lượng tử $E(z)$ được xác định bằng:

Y(z) = STF(z) X(z) + NTF(z) E(z)

trong đó hàm số $Y(z)$ là biến đổi z của tín hiệu số đầu ra, hàm số $X(z)$ là biến đổi z của tín hiệu tương tự đầu vào, đại lượng $E(z)$ là nhiễu lượng tử hóa trong miền tần số phức, hàm truyền $STF(z)$ là hàm truyền tín hiệu (Signal Transfer Function), và hàm truyền $NTF(z)$ là hàm truyền nhiễu (Noise Transfer Function).

Đối với bộ điều chế bậc $L$ sử dụng cấu trúc tích phân lý tưởng, hàm truyền tín hiệu và hàm truyền nhiễu có dạng giải tích sau:

STF(z) = z^{-1}

NTF(z) = (1 - z^{-1})^L

trong đó biến số $z^{-1}$ biểu thị toán tử trễ một chu kỳ xung nhịp lấy mẫu, và số nguyên $L$ biểu thị bậc của bộ điều chế tương ứng với số tầng tích phân được bố trí trong vòng lặp phản hồi. Hàm truyền tín hiệu $STF(z)$ đóng vai trò như một mạch trễ thuần túy không làm méo biên độ tín hiệu trong dải thông. Ngược lại, hàm truyền nhiễu $NTF(z)$ có $L$ điểm không nằm tại gốc tọa độ tần số một chiều ( $z = 1$ ), tạo nên đáp ứng thông cao triệt tiêu nhiễu lượng tử hóa ở vùng tần số thấp.

Công suất nhiễu lượng tử hóa trong băng thông cơ sở

Theo công thức giải tích chuẩn được trình bày bởi Schreier, Pavan và Temes (2017), khi giả định nhiễu lượng tử hóa có phân bố đều với độ rộng bước lượng tử $\Delta$ , công suất phương sai nhiễu lượng tử hóa $\sigma_q^2$ tích lũy bên trong dải thông tín hiệu hữu ích từ 0 đến $f_B$ được tính xấp xỉ bằng biểu thức:

\sigma_q^2 \approx \frac{\Delta^2}{12} \cdot \frac{\pi^{2L}}{2L + 1} \cdot \frac{1}{OSR^{2L + 1}}

trong đó biến số $\sigma_q^2$ là công suất phương sai nhiễu lượng tử trong dải thông, hằng số $\Delta$ là độ rộng bước lượng tử của bộ lượng tử hóa nội tại, số thực $\pi$ là số pi toán học, số nguyên $L$ là bậc của bộ điều chế, số nguyên 12 là mẫu số trong phương sai phân bố đều, và đại lượng $OSR$ là tỷ số quá lấy mẫu của hệ thống.

Từ biểu thức trên có thể thấy công suất nhiễu trong dải thông tỷ lệ nghịch với $OSR^{2L + 1}$ . Bậc của bộ điều chế $L$ càng cao thì tốc độ suy giảm của công suất nhiễu theo tỷ số quá lấy mẫu càng nhanh chóng, mang lại hiệu quả nén nhiễu vượt trội.

Tỷ số tín hiệu trên nhiễu lượng tử cực đại (Peak SQNR)

Khi đưa vào đầu vào một tín hiệu sóng hình sin có biên độ đỉnh toàn thang, tỷ số tín hiệu trên nhiễu lượng tử cực đại (peak signal-to-quantization-noise ratio, SQNR) tính theo đơn vị decibel được xác định theo công thức của Schreier, Pavan và Temes (2017):

SQNR_{\max} = 6.02 N + 1.76 + 10 \log_{10}\left(\frac{2L + 1}{\pi^{2L}}\right) + (20L + 10) \log_{10}(OSR)

trong đó đại lượng $SQNR_{\max}$ là tỷ số tín hiệu trên nhiễu lượng tử cực đại tính bằng decibel, số nguyên $N$ là số bit của bộ lượng tử hóa nội tại, hằng số 6.02 biểu thị mức tăng decibel cho mỗi bit lượng tử hóa, hằng số 1.76 biểu thị tỷ số công suất sóng sin toàn thang trên nhiễu lượng tử lý thuyết, số nguyên 10 là hệ số biến đổi thang logarit công suất, biến số $L$ là bậc của bộ điều chế, và hằng số 20 là hệ số tương ứng với bậc logarit.

Từ số hạng $(20L + 10) \log_{10}(OSR)$ , khi tỷ số OSR tăng gấp đôi (tương ứng tăng thêm 1 octave vì $\log_{10}(2) \approx 0.301$ ), mức tăng của tỷ số SQNR được cụ thể hóa theo từng bậc điều chế như sau:

Bộ điều chế bậc 1 ( $L = 1$ ): Mức tăng đạt $9$ dB cho mỗi lần tăng gấp đôi OSR, tương đương tăng 1.5 bit độ phân giải hiệu dụng.
Bộ điều chế bậc 2 ( $L = 2$ ): Theo tính toán của Candy (1985), mức tăng đạt $15$ dB cho mỗi lần tăng gấp đôi OSR, tương đương tăng 2.5 bit độ phân giải hiệu dụng.
Bộ điều chế bậc 3 ( $L = 3$ ): Mức tăng đạt $21$ dB cho mỗi lần tăng gấp đôi OSR, tương đương tăng 3.5 bit độ phân giải hiệu dụng.
Trường hợp tổng quát bậc $L$ : Mỗi lần tăng gấp đôi OSR sẽ cải thiện SQNR một lượng bằng $(6L + 3)$ dB, tương đương nâng cao độ phân giải hiệu dụng thêm $(L + 0.5)$ bit.

Kiến trúc phần cứng của ADC delta-sigma

Một hệ thống ADC delta-sigma hoàn chỉnh bao gồm hai phân hệ chính: khối điều chế tương tự tốc độ cao (analog modulator) và khối xử lý tín hiệu số (digital decimation filter).

Bộ điều chế tương tự và vai trò của các khối chức năng

Khối điều chế tương tự tiếp nhận tín hiệu đầu vào và biến đổi thành dòng dữ liệu số thô ở tần số lấy mẫu cao. Khối này bao gồm các thành phần cơ bản sau:

Bộ cộng trừ tín hiệu (Subtractor): Tính toán sai lệch tức thời giữa tín hiệu đầu vào tương tự và tín hiệu phản hồi tương tự từ nhánh phản hồi âm.
Bộ tích phân (Integrator): Đóng vai trò tích lũy sai số theo thời gian. Tùy thuộc vào thiết kế, các bộ tích phân có thể được hiện thực bằng mạch tụ đóng ngắt (switched-capacitor) hoặc mạch tích phân điện trở - tụ điện chủ động (active RC / Gm-C).
Bộ lượng tử hóa nội tại (Quantizer): Thực hiện so sánh tín hiệu đầu ra của tầng tích phân cuối cùng với các ngưỡng điện áp chuẩn để tạo ra chuỗi bit nhị phân số. Bộ lượng tử hóa có thể là dạng 1 bit (dùng một mạch so sánh đơn) hoặc đa bit (dùng bộ biến đổi Flash nhiều mức).
Bộ chuyển đổi số sang tương tự phản hồi (Feedback DAC): Chuyển chuỗi bit số đầu ra trở lại dạng điện áp tương tự để đưa về điểm trừ đầu vào, khép kín vòng phản hồi âm của hệ thống.

Bộ lọc khử xén kỹ thuật số (Decimation Filter)

Tín hiệu sau bộ điều chế là dòng dữ liệu có tốc độ bằng $f_s$ chứa đầy nhiễu tần số cao. Bộ lọc khử xén đảm nhận hai nhiệm vụ then chốt: lọc bỏ nhiễu lượng tử hóa ngoài dải thông tín hiệu hữu ích và giảm tần số lấy mẫu từ $f_s$ xuống tần số Nyquist chuẩn $2 f_B$ .

Theo tài liệu của Pelgrom (2022), cấu trúc bộ lọc khử xén hiện đại thường được phân chia thành nhiều tầng nối tiếp:

Tầng lọc tích lũy thác (Cascaded Integrator-Comb, CIC): Đóng vai trò hạ tốc độ lấy mẫu thô với tỷ số lớn. Bộ lọc CIC có bậc $K = L + 1$ (với $L$ là bậc điều chế) sở hữu ưu điểm vượt trội là cấu tạo hoàn toàn từ các bộ cộng và thanh ghi trễ mà không cần bộ nhân kỹ thuật số, giúp tiết kiệm diện tích chip và tiêu tán năng lượng cực nhỏ.
Tầng lọc FIR bù suy hao dải thông (Droop compensation FIR): Bù lại độ suy giảm biên độ nhẹ do đáp ứng dạng hàm sinc của bộ lọc CIC gây ra ở gần mép dải thông.
Tầng lọc nửa băng (Half-band FIR filter): Thực hiện hạ tốc độ lấy mẫu theo từng bậc 2 lần với các hệ số đối xứng và gần một nửa số hệ số bằng 0, mang lại hiệu quả lọc triệt để với độ gợn dải thông nhỏ nhất.

Bộ điều chế thời gian rời rạc (DT-DSM) và thời gian liên tục (CT-DSM)

Dựa trên bản chất miền thời gian của bộ tích phân, các bộ điều chế delta-sigma được phân chia thành hai trường phái chính:

Bộ điều chế thời gian rời rạc (Discrete-Time Delta-Sigma Modulator, DT-DSM): Thường được triển khai bằng kỹ thuật mạch tụ đóng ngắt (switched-capacitor). Ưu điểm nổi bật của DT-DSM là đáp ứng tần số và hệ số vòng lặp được ấn định chính xác bởi tỷ số giữa các tụ điện (vốn có độ khớp rất cao trong công nghệ CMOS) và đồng bộ hoàn toàn với tần số xung nhịp. Tuy nhiên, nhược điểm là bộ khuếch đại thuật toán trong tầng tích phân phải có băng thông độ lợi cực lớn để dòng điện tích nạp xả ổn định trong một nửa chu kỳ nhịp, đồng thời hệ thống bắt buộc phải có mạch lọc chống tràn phổ tương tự ở phía trước.
Bộ điều chế thời gian liên tục (Continuous-Time Delta-Sigma Modulator, CT-DSM): Sử dụng bộ tích phân RC chủ động hoặc bộ tích phân chuyển đổi độ dẫn qua điện dung (Gm-C). Theo khảo cứu của Verreault, Cicek và Robichaud (2024), CT-DSM sở hữu đặc tính lọc chống tràn phổ tự nhiên (inherent anti-aliasing) nhờ cấu trúc tích phân liên tục tại đầu vào, đồng thời giảm đáng kể yêu cầu về tốc độ đáp ứng của bộ khuếch đại, cho phép mở rộng băng thông tín hiệu từ 10 MHz đến trên 100 MHz. Điểm hạn chế chính của CT-DSM là độ nhạy cao với hiện tượng biến thiên pha thời gian của xung nhịp (jitter) và độ trễ phản hồi vòng lặp (excess loop delay).

Kiến trúc phân tầng ghép tầng MASH

Để đạt được định hình nhiễu bậc cao mà không gặp phải nguy cơ mất ổn định của vòng hồi tiếp đơn, kỹ thuật phân tầng ghép tầng (Multi-Stage noise Shaping, MASH) được ứng dụng rộng rãi. Trong kiến trúc MASH, nhiều bộ điều chế bậc thấp (chẳng hạn ghép hai bộ điều chế bậc 1 thành cấu trúc MASH 1-1, hoặc ghép hai bộ điều chế bậc 2 thành cấu trúc MASH 2-2) được mắc nối tiếp nhau. Nhiễu lượng tử hóa của tầng đầu tiên được trích xuất và đưa vào tầng tiếp theo để số hóa độc lập. Sau đó, một khối logic kỹ thuật số sẽ kết hợp các đầu ra số để triệt tiêu hoàn toàn nhiễu lượng tử của tầng trước, tạo ra hàm truyền nhiễu tổng thể tương đương bậc cao trong khi từng tầng riêng lẻ hoàn toàn ổn định.

ADC delta-sigma tiệm tiến (Incremental ADC)

Trong các hệ thống đo lường ghép kênh đa kênh hoặc cảm biến thu thập dữ liệu gián đoạn, bộ điều chế delta-sigma thông thường không thể chuyển đổi tức thì do bộ tích phân và bộ lọc số luôn lưu giữ trạng thái của các mẫu trước đó. Để giải quyết vấn đề này, ADC delta-sigma tiệm tiến (Incremental Delta-Sigma ADC, I-ADC) được phát triển. Theo nghiên cứu tổng quan của Tan, Chen, Chae và Temes (2020), I-ADC hoạt động theo từng đợt chuyển đổi độc lập: các bộ tích phân và bộ lọc số được thiết lập lại (reset) trạng thái về 0 trước mỗi chu kỳ chuyển đổi kéo dài một số chu kỳ xung nhịp nhất định. Cơ chế này loại bỏ hoàn toàn hiện tượng nhớ trạng thái giữa các kênh đo, cho phép chuyển đổi chính xác từng mẫu đơn lẻ với độ phân giải cao phục vụ cảm biến y sinh học và đo lường công nghiệp.

So sánh ADC delta-sigma với các kiến trúc ADC khác

Mỗi kiến trúc ADC được phát triển để tối ưu hóa sự cân bằng giữa độ phân giải, tốc độ lấy mẫu, độ phức tạp phần cứng và công suất tiêu tán. Bảng dưới đây đối chiếu đặc tính kỹ thuật giữa ADC delta-sigma và ba kiến trúc ADC kinh điển khác dựa trên phân tích của Pelgrom (2022) và Verreault, Cicek và Robichaud (2024):

Tiêu chí so sánh	ADC delta-sigma	ADC xấp xỉ liên tiếp (SAR)	ADC đường ống (Pipeline)	ADC song song (Flash)
Độ phân giải hiệu dụng điển hình	Rất cao, từ 16 bit đến 24 bit (cá biệt đạt tới 32 bit)	Trung bình đến cao, từ 10 bit đến 18 bit	Trung bình, từ 12 bit đến 16 bit	Thấp, từ 6 bit đến 8 bit
Băng thông tín hiệu xử lý	Hẹp đến trung bình, từ vài Hz đến vài chục MHz (đạt trên 100 MHz ở CT-DSM)	Trung bình, từ vài kS/s đến vài chục MS/s	Rộng, từ vài chục MS/s đến vài trăm MS/s	Cực rộng, đạt tới hàng GS/s
Tỷ số quá lấy mẫu (OSR)	Rất cao, thông thường từ 8 đến 256 lần	Lấy mẫu Nyquist, OSR xấp xỉ bằng 1	Lấy mẫu Nyquist, OSR xấp xỉ bằng 1	Lấy mẫu Nyquist, OSR xấp xỉ bằng 1
Yêu cầu độ chính xác linh kiện tương tự	Thấp, dung sai được bù đắp bằng định hình nhiễu số	Trung bình cao, phụ thuộc độ khớp của mạng tụ trọng số	Cao, phụ thuộc độ khớp tầng khuếch đại dư	Cực cao, phụ thuộc mạng phân áp điện trở tinh vi
Độ trễ xử lý (Latency)	Lớn, do độ trễ trút dữ liệu của bộ lọc số khử xén	Nhỏ, chỉ mất vài chu kỳ xung nhịp cho mỗi mẫu	Trung bình, phụ thuộc số tầng trong đường ống	Cực nhỏ, chuyển đổi song song chỉ trong một chu kỳ nhịp
Độ phức tạp mạch tương tự so với số	Mạch tương tự đơn giản, mạch số xử lý chiếm ưu thế	Mạch tương tự trung bình, logic điều khiển đơn giản	Mạch tương tự phức tạp với nhiều bộ khuếch đại mẫu giữ	Mạch tương tự rất phức tạp với số bộ so sánh tăng theo hàm mũ

Những hạn chế vật lý và kỹ thuật bù sai số

Mặc dù sở hữu nhiều ưu điểm vượt trội, việc hiện thực hóa ADC delta-sigma trong thực tế phải đối mặt với các giới hạn vật lý và phi tuyến tính nội tại của mạch điện.

Chu trình giới hạn và âm điệu chạy không tải (Idle Tones)

Khi tín hiệu đầu vào của bộ điều chế là một mức điện áp một chiều (DC) không đổi hoặc tín hiệu biến thiên rất chậm, sai số lượng tử hóa không còn mang tính chất ngẫu nhiên độc lập nữa. Thay vào đó, bộ lượng tử hóa 1 bit có xu hướng rơi vào các chu trình trạng thái tuần hoàn khép kín, gọi là chu trình giới hạn (limit cycles). Hệ quả là năng lượng nhiễu tập trung tại các tần số rời rạc cụ thể trong phổ tần số, tạo ra các đỉnh nhiễu có thể nghe thấy trong các ứng dụng âm thanh hoặc gây sai số chu kỳ trong đo lường, được gọi là âm điệu chạy không tải (idle tones).

Để triệt tiêu các âm điệu chạy không tải này, kỹ thuật hòa sắc (dithering) được áp dụng. Bằng cách cộng một tín hiệu giả ngẫu nhiên biên độ rất nhỏ vào trước bộ lượng tử hóa, chu trình giới hạn tuần hoàn bị phá vỡ, làm trắng phổ nhiễu lượng tử hóa và đưa các hài nhiễu về dưới mức ngưỡng nền.

Phi tuyến tính của bộ lượng tử hóa đa bit và kỹ thuật DEM

Để nâng cao tỷ số SQNR và giảm bớt nguy cơ mất ổn định, các nhà thiết kế thường tăng số bit của bộ lượng tử hóa lên $N \ge 2$ bit. Theo Schreier, Pavan và Temes (2017), mỗi bit bổ sung cho bộ lượng tử hóa giúp cải thiện SQNR thêm 6.02 dB và nới lỏng yêu cầu đối với dải biến thiên tín hiệu của bộ tích phân. Tuy nhiên, việc sử dụng bộ lượng tử hóa đa bit làm phát sinh một thách thức nghiêm trọng: bộ DAC phản hồi cũng phải chuyển thành dạng đa bit.

Trong khi bộ DAC 1 bit có tính tuyến tính nội tại tuyệt đối nhờ chỉ sở hữu hai mức điện áp, thì bộ DAC đa bit chịu ảnh hưởng trực tiếp từ sai số dung sai chế tạo giữa các linh kiện vật lý (như điện trở, nguồn dòng hoặc tụ điện). Sai số phi tuyến của DAC phản hồi được cộng trực tiếp vào đầu vào của hệ thống mà không hề được định hình qua hàm truyền nhiễu NTF, làm suy giảm nghiêm trọng độ tuyến tính toàn cục.

Để khắc phục nhược điểm này, kỹ thuật bình quân phần tử động (Dynamic Element Matching, DEM) được áp dụng. Trong đó, thuật toán định trọng số dữ liệu trung bình (Data Weighted Averaging, DWA) là giải pháp phổ biến nhất. DWA luân phiên lựa chọn các phần tử DAC vật lý theo một con trỏ xoay vòng liên tục dựa trên giá trị dữ liệu đầu vào. Nhờ đó, sai lệch tĩnh giữa các phần tử DAC được điều chế thành nhiễu có hàm truyền thông cao bậc một, nghĩa là sai số của DAC cũng được định hình nhiễu ra ngoài dải tần hữu ích tương tự như nhiễu lượng tử hóa.

Tính ổn định của bộ điều chế bậc cao và tiêu chuẩn Lee

Khi thiết kế bộ điều chế có bậc cao ( $L \ge 3$ ), việc bổ sung nhiều tầng tích phân vào vòng hồi tiếp làm tăng độ lệch pha của hệ thống. Nếu biên độ tín hiệu đầu vào vượt quá ngưỡng cho phép, bộ lượng tử hóa sẽ bị bão hòa, làm giảm độ lợi tương đương của vòng lặp và dịch chuyển các cực của hệ thống ra ngoài vòng tròn đơn vị trong mặt phẳng phức z. Khi đó, bộ điều chế rơi vào trạng thái tự dao động biên độ lớn không kiểm soát được và mất khả năng hoạt động bình thường.

Để ngăn chặn hiện tượng mất ổn định, tiêu chuẩn thực nghiệm Lee (Lee's criterion) thường được áp dụng trong thiết kế hàm truyền nhiễu. Theo phân tích của Schreier, Pavan và Temes (2017), tiêu chuẩn Lee khuyến cáo rằng đối với bộ điều chế 1 bit bậc cao, độ lợi cực đại ngoài dải của hàm truyền nhiễu $|NTF(e^{j\omega})|$ cần được khống chế không vượt quá ngưỡng 1.5 hoặc 1.6. Quy tắc này tạo ra biên độ dự trữ ổn định tin cậy cho vòng hồi tiếp, đồng thời mạch tích hợp thực tế thường bổ sung các cơ chế giới hạn biên độ (clamping) hoặc thiết lập lại trạng thái tích phân khi phát hiện dấu hiệu dao động bão hòa.

Nhiễu biến thiên pha xung nhịp (Clock Jitter)

Nhiễu biến thiên pha thời gian của xung nhịp lấy mẫu (clock jitter) là một yếu tố suy giảm hiệu năng nghiêm trọng đối với các bộ chuyển đổi độ phân giải cao. Sự bất định về thời điểm kích hoạt sườn xung nhịp tạo ra sai số biên độ điện áp tỷ lệ thuận với đạo hàm điện áp theo thời gian của tín hiệu. Hiện tượng này đặc biệt khắt khe trong các bộ điều chế thời gian liên tục CT-DSM, vì xung dòng điện từ DAC phản hồi được đưa liên tục vào tầng tích phân đầu vào, khiến mọi biến thiên về độ rộng xung nhịp đều biến thành sai số điện tích tích lũy trực tiếp.

Phạm vi ứng dụng và triển khai thực tế

Nhờ đặc tính độ phân giải cao vượt trội và yêu cầu linh kiện tương tự đơn giản, ADC delta-sigma đã trở thành kiến trúc chiếm ưu thế trong nhiều lĩnh vực công nghiệp hiện đại:

Xử lý âm thanh kỹ thuật số chuyên nghiệp: Các bộ biến đổi âm thanh kỹ thuật số cao cấp sử dụng ADC delta-sigma độ phân giải 24 bit để thu âm giọng hát, nhạc cụ và xử lý tín hiệu phòng thu. Kiến trúc này mang lại dải động vượt quá 100 dB đến 120 dB (Pelgrom, 2022), tái tạo âm thanh trung thực với độ méo hài tổng cực nhỏ.
Thiết bị đo lường chính xác và cảm biến công nghiệp: Trong các ứng dụng cân điện tử công nghiệp, cảm biến nhiệt độ cặp nhiệt ngẫu, và máy đo địa chấn ghi nhận vi rung động của vỏ Trái Đất, ADC delta-sigma cung cấp độ phân giải từ 24 bit đến 32 bit ở tốc độ chuyển đổi từ vài chục hertz đến vài kilohertz, cho phép đo đạc các mức điện áp cực nhỏ ở cấp độ microvolt.
Giao tiếp cảm biến y sinh học: Trong thiết bị điện tim (ECG), điện não (EEG) và máy theo dõi bệnh nhân cầm tay, các bộ ADC delta-sigma tiệm tiến (Tan và cộng sự, 2020) được ứng dụng rộng rãi nhờ khả năng tiêu thụ điện năng cực thấp dưới một miliwatt kết hợp với tính năng chuyển đổi đa kênh ghép nối linh hoạt.
Viễn thông di động băng rộng thế hệ mới: Theo Verreault, Cicek và Robichaud (2024), các bộ thu vô tuyến định nghĩa bằng phần mềm (Software-Defined Radio) trong hạ tầng thông tin di động 5G và 6G đang chuyển dịch mạnh mẽ sang sử dụng CT-DSM với băng thông xử lý từ 10 MHz đến trên 100 MHz, loại bỏ nhu cầu về các bộ lọc tương tự cồng kềnh trước máy thu.
Nghiên cứu và đào tạo vi mạch tại Việt Nam: Trong định hướng phát triển công nghiệp bán dẫn quốc gia, tại Việt Nam, các cơ sở đào tạo và nghiên cứu kỹ thuật bán dẫn đã đưa lý thuyết và thiết kế ADC delta-sigma vào chương trình đào tạo chuyên sâu ngành Thiết kế vi mạch, phục vụ mục tiêu phát triển nguồn nhân lực công nghiệp bán dẫn. Các nhóm nghiên cứu trong nước tập trung khai thác các cấu trúc bộ điều chế công suất thấp cho vi mạch cảm biến Internet vạn vật (IoT) và thiết bị y tế thông minh, góp phần xây dựng nguồn nhân lực chất lượng cao phục vụ các trung tâm thiết kế bán dẫn trong nước và quốc tế.