Thiết kế mạch VLSI (VLSI circuit design) là gì?

Thiết kế mạch VLSI (VLSI circuit design) là quy trình kỹ thuật tích hợp hàng trăm nghìn đến hàng tỷ bóng bán dẫn MOSFET trên một vi thỏi bán dẫn đơn nhất nhằm tạo ra các mạch tích hợp có chức năng xử lý thông tin phức tạp. Phương pháp này kết hợp các nguyên lý vi điện tử, khoa học máy tính và toán học rời rạc để hiện thực hóa các kiến trúc tính toán từ mức đặc tả thuật toán trừu tượng đến cấu trúc hình học vật lý ở kích thước nanomet. Bài viết trình bày toàn diện về bản chất công nghệ, quá trình tiến hóa lịch sử, phân loại kiến trúc, dòng chảy thiết kế từ mức truyền thanh ghi đến chế tạo mặt nạ quang học, các thách thức vật lý cốt lõi, cùng hệ sinh thái đào tạo và công nghiệp tại Việt Nam.

Khái niệm và bản chất của thiết kế mạch VLSI

Thiết kế mạch VLSI về bản chất là việc giải quyết bài toán quản lý độ phức tạp cực lớn trong việc bố trí và kết nối hàng tỷ linh kiện bán dẫn trên một diện tích silicon chỉ vài centimet vuông. Để hiện thực hóa mục tiêu này mà không vượt quá khả năng tính toán của con người, kỹ thuật VLSI áp dụng nguyên lý trừu tượng hóa phân cấp. Quá trình thiết kế được chia thành nhiều mức độ trừu tượng kế tiếp nhau, bao gồm mức đặc tả hệ thống, mức kiến trúc, mức truyền thanh ghi, mức cổng logic, mức mạch điện bóng bán dẫn và mức bố trí hình học vật lý. Mỗi mức độ trừu tượng che giấu các chi tiết kỹ thuật phức tạp của mức thấp hơn và cung cấp giao diện chuẩn xác cho mức cao hơn.

Một nguyên lý căn bản của thiết kế VLSI hiện đại là sự phân tách giữa thiết kế logic và quy trình chế tạo vật lý. Các kỹ sư thiết kế mạch làm việc dựa trên tập hợp các quy tắc thiết kế hình học trừu tượng, mô tả khoảng cách tối thiểu giữa các đường dây kim loại, kích thước tiếp xúc và lớp phủ khuếch tán. Bộ quy tắc này đóng vai trò như một bản hợp đồng kỹ thuật giữa nhóm thiết kế hệ thống và nhà máy đúc bán dẫn, cho phép mạch tích hợp được thiết kế độc lập với chi tiết dây chuyền sản xuất hóa lý cụ thể.

Trong lịch sử phát triển vi điện tử, quy mô tích hợp của mạch điện bán dẫn được phân định thành nhiều cấp độ liên tiếp:

• Mạch tích hợp quy mô nhỏ (Small Scale Integration, SSI): chứa dưới 100 bóng bán dẫn trên một đế chip, phục vụ các cổng logic cơ bản như NAND, NOR hoặc các mạch lật đơn giản.
• Mạch tích hợp quy mô vừa (Medium Scale Integration, MSI): tích hợp từ 100 đến 1000 bóng bán dẫn, tạo nên các khối chức năng hoàn chỉnh như bộ giải mã, bộ đếm, bộ ghép kênh hoặc thanh ghi dịch.
• Mạch tích hợp quy mô lớn (Large Scale Integration, LSI): tích hợp từ 1000 đến 100.000 bóng bán dẫn, đánh dấu sự ra đời của các bộ nhớ bán dẫn dung lượng đầu tiên và các bộ vi xử lý đơn vi thỏi sơ khai.
• Mạch tích hợp quy mô rất lớn (Very Large Scale Integration, VLSI): tích hợp từ 100.000 bóng bán dẫn trở lên trên một vi thỏi đơn nhất, mở ra kỷ nguyên của các bộ vi xử lý máy tính hiệu năng cao, bộ xử lý tín hiệu số và vi mạch đồ họa.
• Mạch tích hợp quy mô cực lớn (Ultra Large Scale Integration, ULSI): tích hợp từ 1.000.000 bóng bán dẫn đến hàng tỷ linh kiện trên một chip, là nền tảng của các hệ thống vi xử lý đa lõi, hệ thống trên vi thỏi và chip tăng tốc trí tuệ nhân tạo hiện đại.

Lịch sử hình thành và sự tiến hóa của công nghệ tích hợp

Lịch sử của thiết kế mạch VLSI gắn liền với những quy luật công nghệ mang tính định hướng cho toàn bộ nền công nghiệp bán dẫn toàn cầu. Năm 1965, Gordon Moore, đồng sáng lập tập đoàn Intel, đã công bố một bài báo quan sát nhận thấy số lượng linh kiện trên một vi mạch tích hợp có xu hướng tăng gấp đôi sau mỗi năm nhằm tối ưu hóa chi phí sản xuất trên mỗi bóng bán dẫn. Đến năm 1975, Gordon Moore đã cập nhật dự báo này thành chu kỳ tăng gấp đôi sau mỗi 2 năm. Dự báo này được biết đến rộng rãi dưới tên gọi định luật Moore, trở thành lộ trình công nghệ dẫn dắt sự phát triển liên tục của các nút công nghệ bán dẫn trong suốt nhiều thập kỷ, với bài báo kinh điển được tái bản vào năm 1998 trên tạp chí Proceedings of the IEEE.

Năm 1974, Robert Dennard và các cộng sự tại IBM đã công bố công trình khoa học thiết lập quy luật co tỷ lệ Dennard (Dennard scaling) cho vi mạch MOSFET. Nhóm tác giả chứng minh rằng khi thu nhỏ các kích thước hình học của bóng bán dẫn như chiều dài kênh dẫn, chiều rộng kênh dẫn và độ dày lớp điện môi oxit cổng theo cùng một hệ số, đồng thời giảm điện áp cấp nguồn và điện áp ngưỡng theo hệ số đó, cường độ điện trường bên trong linh kiện sẽ được duy trì không đổi. Hệ quả trực tiếp của quy luật Dennard là mật độ mạch tăng lên theo bình phương hệ số co, tốc độ chuyển mạch tăng tỷ lệ thuận với hệ số co, trong khi mật độ tiêu tán công suất trên một đơn vị diện tích silicon hầu như không đổi. Quy luật này đã thúc đẩy sự bùng nổ hiệu năng của các bộ vi xử lý trong suốt các thập niên cuối thế kỷ hai mươi.

Bước ngoặt quyết định chuyển đổi thiết kế vi mạch từ một quy trình thủ công mang tính kinh nghiệm sang một ngành khoa học có cấu trúc chặt chẽ diễn ra vào năm 1980, khi Carver Mead tại Viện Công nghệ California và Lynn Conway tại Trung tâm Nghiên cứu Xerox PARC xuất bản cuốn giáo trình "Introduction to VLSI Systems". Phương pháp luận Mead-Conway đã thiết lập các chuẩn mực mang tính cách mạng:

• Thiết lập hệ thống quy tắc thiết kế hình học chuẩn hóa có thể co tỷ lệ được, cho phép kỹ sư bố trí mạch mà không cần phụ thuộc vào từng thông số quy trình riêng biệt của từng xưởng đúc.
• Thúc đẩy sự ra đời của mô hình xưởng đúc độc lập (pure-play foundry), tách rời hoàn toàn giữa công ty thiết kế không sở hữu nhà máy (fabless) và nhà máy gia công bán dẫn chuyên biệt.
• Khởi xướng việc ứng dụng các ngôn ngữ mô tả phần cứng và phần mềm tự động hóa thiết kế điện tử (EDA), cho phép mô phỏng, tổng hợp logic và kiểm tra vi mạch hoàn toàn trên máy tính.

Năm 2012, trong bài viết tổng kết nhìn lại cuộc cách mạng VLSI trên tạp chí IEEE Solid-State Circuits Magazine, Lynn Conway đã nhấn mạnh rằng việc tách rời thiết kế kiến trúc khỏi khâu sản xuất vật lý chính là nhân tố cốt lõi giúp dân chủ hóa năng lực sáng chế vi mạch, biến thiết kế bán dẫn thành một lĩnh vực tiếp cận được đối với các trường đại học và các doanh nghiệp khởi nghiệp trên toàn cầu.

Phân loại thiết kế vi mạch VLSI

Dựa trên đặc tính của tín hiệu xử lý và phương pháp luận hiện thực hóa, thiết kế vi mạch VLSI được phân chia thành các trường phái chuyên biệt:

Theo bản chất tín hiệu:

• Thiết kế số (Digital VLSI): Tập trung vào xử lý các trạng thái logic nhị phân rời rạc. Đây là phân mảng chiếm tỷ trọng lớn nhất trong ngành công nghiệp vi mạch, bao gồm các bộ xử lý trung tâm, bộ xử lý đồ họa, bộ nhớ và các khối mạch điều khiển số. Thiết kế số có mức độ tự động hóa rất cao thông qua các công cụ EDA từ mã mô tả phần cứng.
• Thiết kế tương tự (Analog VLSI): Xử lý các tín hiệu biến thiên liên tục theo thời gian và biên độ, như tín hiệu âm thanh, cảm biến, điện áp và dòng điện nguồn. Thiết kế tương tự đòi hỏi kỹ năng tối ưu hóa thủ công cao đối với từng transistor để đảm bảo độ tuyến tính, hệ số khuếch đại và dải động.
• Thiết kế tín hiệu hỗn hợp (Mixed-Signal VLSI): Tích hợp cả khối mạch số và khối mạch tương tự trên cùng một vi thỏi đơn nhất, tiêu biểu là các bộ biến đổi tương tự sang số (ADC) và bộ biến đổi số sang tương tự (DAC), đóng vai trò cầu nối giữa thế giới thực và hệ thống xử lý số.
• Thiết kế tần số vô tuyến (RF VLSI): Thiết kế các khối mạch hoạt động ở dải tần số cao chuyên phục vụ thu phát sóng không dây, đòi hỏi mô hình hóa chính xác các hiệu ứng đường truyền và các thành phần cảm kháng, dung kháng ký sinh.

Theo phương thức hiện thực hóa kiến trúc phần cứng, ba mô hình vi mạch phổ biến nhất bao gồm vi mạch tích hợp chuyên dụng (ASIC), mảng cổng lập trình được dạng trường (FPGA) và hệ thống trên vi thỏi (SoC):

Tiêu chí so sánh	ASIC (Application-Specific IC)	FPGA (Field-Programmable Gate Array)	SoC (System on Chip)
Chi phí kỹ thuật ban đầu (NRE)	Rất cao do chi phí tạo bộ mặt nạ quang học và quy trình kiểm định vật lý nghiêm ngặt	Không có chi phí mặt nạ, chi phí ban đầu chủ yếu là mua chip thương mại và giấy phép phần mềm	Rất cao do cần mua bản quyền các khối IP và thực hiện xác thực tích hợp hệ thống phức tạp
Thời gian đưa sản phẩm ra thị trường	Dài, thông thường kéo dài từ mười hai tháng đến hai mươi tư tháng cho một chu kỳ chế tạo	Rất ngắn, có thể nạp cấu hình và kiểm tra hoạt động của hệ thống ngay lập tức trên bàn thí nghiệm	Dài, đòi hỏi quá trình đồng thiết kế phần cứng và phần mềm nhúng từ giai đoạn sơ khai
Hiệu năng và mức tiêu thụ công suất	Tối ưu hóa tối đa, đạt tần số hoạt động cao nhất và mức tiêu thụ công suất thấp nhất trên mỗi tác vụ	Hiệu năng trung bình, tiêu thụ công suất cao hơn do nội trở và điện dung ký sinh của mạng liên kết khả trình	Tối ưu hóa rất cao nhờ tích hợp chặt chẽ các bộ gia tốc phần cứng chuyên dụng trên cùng đế silicon
Độ linh hoạt sau khi chế tạo	Cố định hoàn toàn, không thể sửa đổi cấu trúc phần cứng một khi tấm wafer đã hoàn tất sản xuất	Rất cao, cho phép nạp lại chuỗi bit cấu hình để thay đổi toàn bộ chức năng logic nhiều lần	Cố định về cấu trúc phần cứng cốt lõi, nhưng linh hoạt trong việc cập nhật chương trình cơ sở và phần mềm điều khiển

Dòng chảy thiết kế vi mạch tiêu chuẩn từ RTL đến GDSII

Quy trình thiết kế một vi mạch VLSI từ ý tưởng ban đầu đến tệp tin bố trí gửi đi nhà máy chế tạo được gọi là dòng chảy thiết kế (design flow). Quá trình này bao gồm chuỗi các bước kỹ thuật tuần tự và lặp lại chặt chẽ nhằm đảm bảo tính đúng đắn về chức năng, định thời và cấu trúc vật lý:

1. Đặc tả hệ thống (System Specification): Xác định các yêu cầu kỹ thuật tổng thể của vi mạch, bao gồm chức năng xử lý, băng thông dữ liệu, giới hạn công suất tiêu thụ, kích thước diện tích khuôn mẫu và ngân sách giá thành.
2. Thiết kế kiến trúc (Architectural Design): Phân rã hệ thống thành các khối chức năng chính như bộ vi xử lý, khối tăng tốc toán học, hệ thống bộ nhớ đệm và các giao tiếp truyền thông nội bộ.
3. Thiết kế mức truyền thanh ghi (RTL Design): Mô tả hành vi chức năng và đường truyền dữ liệu giữa các thanh ghi lưu trữ bằng các ngôn ngữ mô tả phần cứng tiêu chuẩn như Verilog, SystemVerilog hoặc VHDL.
4. Mô phỏng và kiểm tra chức năng (Functional Verification): Đảm bảo mã nguồn RTL thực hiện đúng hoàn toàn đặc tả thiết kế thông qua các kịch bản kiểm thử tự động, áp dụng phương pháp luận kiểm thử phổ quát (UVM) và các công cụ chứng minh hình thức (Formal Verification) để quét sạch các lỗi logic tiềm ẩn.
5. Tổng hợp logic (Logic Synthesis): Công cụ EDA chuyển đổi mã nguồn RTL thành danh sách kết nối mức cổng logic (gate-level netlist) dựa trên thư viện tế bào chuẩn (standard cell library) của một tiến trình bán dẫn cụ thể. Quá trình này thực hiện tối ưu hóa diện tích, công suất và thỏa mãn các ràng buộc định thời ban đầu.
6. Phân tích định thời tĩnh (Static Timing Analysis, STA): Đánh giá tính hợp lệ về mặt thời gian của toàn bộ đường truyền dữ liệu trong mạch mà không cần chạy mô phỏng mẫu kích thích. Các kiểm tra quan trọng bao gồm ràng buộc thời gian thiết lập (setup time) và ràng buộc thời gian giữ (hold time) trên mọi góc vận hành của quy trình chế tạo, điện áp và nhiệt độ.
7. Thiết kế vật lý (Physical Design): Chuyển đổi danh sách kết nối mức cổng thành sơ đồ bố trí hình học chi tiết trên các lớp silicon và kim loại, bao gồm:
   • Phân bổ mặt bằng (Floorplanning): Xác định kích thước khuôn chip, vị trí các khối mạch lớn, các khối bộ nhớ và mạng lưới phân phối đường dây nguồn điện.
   • Định vị tế bào (Placement): Xác định vị trí tọa độ chính xác của hàng triệu tế bào logic chuẩn trên các hàng tế bào của khuôn chip nhằm tối thiểu hóa tổng chiều dài dây nối.
   • Tổng hợp cây xung nhịp (Clock Tree Synthesis, CTS): Xây dựng mạng lưới phân phối tín hiệu xung nhịp đồng bộ từ nguồn phát đến mọi phần tử lưu trữ, đảm bảo độ lệch pha xung nhịp (clock skew) và độ trễ xung nhịp được kiểm soát tối ưu.
   • Đi dây chi tiết (Routing): Thực hiện nối dây kim loại vật lý cho tất cả các đường truyền tín hiệu giữa các chân cổng logic theo các lớp kim loại được phép của tiến trình.
8. Xác thực vật lý (Physical Verification): Kiểm tra toàn diện bố trí hình học trước khi đóng băng thiết kế, bao gồm:
   • Kiểm tra quy tắc thiết kế (Design Rule Check, DRC): Đảm bảo các kích thước hình học, khoảng cách dây dẫn và lớp bán dẫn tuân thủ nghiêm ngặt các giới hạn dung sai chế tạo của xưởng đúc.
   • Đối chiếu sơ đồ nguyên lý và bố trí (Layout Versus Schematic, LVS): Xác nhận sơ đồ mạch điện được trích xuất từ tệp bố trí hình học khớp chính xác một trăm phần trăm với danh sách kết nối mức cổng logic ban đầu.
   • Phân tích sụt áp và độ tin cậy (IR Drop & Electromigration): Đảm bảo mạng lưới nguồn cung cấp đủ điện áp ổn định tới từng tế bào logic và dòng điện qua các dây kim loại không gây hư hỏng do hiện tượng điện dịch.
9. Xuất dữ liệu chế tạo (Tape-out): Xuất toàn bộ thông tin hình học của vi mạch ra định dạng chuẩn công nghiệp như GDSII hoặc OASIS để gửi tới nhà máy đúc chế tạo bộ mặt nạ quang học.

Thách thức kỹ thuật trong thiết kế VLSI hiện đại

Khi các nút công nghệ bán dẫn tiến sâu vào thang đo nanomet, các kỹ sư thiết kế mạch VLSI phải đối mặt với hàng loạt rào cản vật lý nghiêm trọng đe dọa trực tiếp đến khả năng tiếp tục thu nhỏ của định luật Moore.

Một trong những thách thức hàng đầu là mức tiêu thụ và hao tán công suất của vi mạch. Tổng công suất tiêu tán trong một mạch tích hợp VLSI kỹ thuật số được mô hình hóa theo công thức sau:

Trong công thức trên, các đại lượng được định nghĩa cụ thể như sau:

• $P$ là tổng công suất tiêu tán của vi mạch.
• $P_{dynamic}$ là thành phần công suất động, phát sinh chủ yếu do quá trình nạp và xả các tụ điện ký sinh trong mạch khi các cổng logic thay đổi trạng thái đóng ngắt.
• $P_{static}$ là thành phần công suất tĩnh, phát sinh do các dòng điện rò rỉ của vật liệu bán dẫn tồn tại ngay cả khi mạch điện không thực hiện chuyển mạch logic.
• $\alpha$ là hệ số hoạt động chuyển mạch, phản ánh xác suất một cổng logic chuyển đổi trạng thái trong mỗi chu kỳ xung nhịp.
• $C$ là tổng điện dung tải tương đương của cổng logic và các đường dây kim loại liên kết.
• $V_{dd}$ là điện áp nguồn cung cấp chính cho khối vi mạch.
• $f$ là tần số xung nhịp đồng bộ của hệ thống vi mạch.
• $I_{leak}$ là tổng dòng điện rò rỉ chạy qua các lớp bán dẫn và lớp cách điện của cực cổng.

Nghiên cứu của Taur và các cộng sự năm 1997 đã chỉ ra rằng khi kích thước cổng transistor thu nhỏ qua các nút công nghệ như 65 nm, 45 nm và 28 nm, quy luật co tỷ lệ Dennard dần bị phá vỡ hoàn toàn do không thể tiếp tục giảm điện áp cấp nguồn và điện áp ngưỡng mà không làm bùng nổ dòng rò dưới ngưỡng. Khi độ dày lớp oxit cách điện cổng giảm xuống dưới vài nanomet, hiện tượng xuyên hầm lượng tử trực tiếp của các hạt điện tích qua lớp điện môi cực cổng khiến dòng rò tĩnh tăng vọt, chiếm tỷ trọng tương đương hoặc vượt trội so với công suất động.

Bên cạnh đó, hiệu ứng kênh ngắn (Short-Channel Effects) gây suy giảm khả năng điều khiển của cực cổng đối với kênh dẫn, dẫn đến hiện tượng hạ thấp rào cản thế do cực máng cảm ứng (DIBL). Để vượt qua giới hạn của cấu trúc planar truyền thống, Chenming Hu và các cộng sự năm 2000 đã đề xuất cấu trúc transistor FinFET cổng đôi tự căn chỉnh có khả năng co tỷ lệ kích thước xuống tới 20 nm. Kiến trúc vây 3D nổi trên đế silicon được bao bọc bởi cực cổng ở ba mặt mang lại khả năng kiểm soát tĩnh điện vượt trội, triệt tiêu dòng rò xuyên qua đế và cho phép công nghiệp bán dẫn tiếp tục tiến bước qua các nút công nghệ 22 nm, 16 nm, 14 nm cho tới các nút 7 nm và 5 nm. Ở các nút công nghệ sâu hơn như 3 nm và 2 nm, ngành công nghiệp đang chuyển dịch mạnh mẽ sang kiến trúc transistor toàn cổng GAAFET (Gate-All-Around) với các dải tấm nano xếp chồng nằm ngang.

Một thách thức vật lý cốt lõi khác được Taur và cộng sự (1997) xác định là sự đảo chiều giữa độ trễ cổng logic và độ trễ đường dây nối. Ở các tiến trình công nghệ cũ, thời gian chuyển mạch nội tại của cổng logic chiếm ưu thế tuyệt đối trong tổng độ trễ đường truyền. Tuy nhiên, khi kích thước dây dẫn kim loại thu nhỏ, điện trở dây tăng mạnh trong khi khoảng cách giữa các dây dẫn liền kề thu hẹp làm tăng điện dung ghép nối ký sinh. Độ trễ RC của đường dây nối trở thành nhân tố chi phối chính tới hiệu năng định thời, đòi hỏi các kỹ thuật chèn bộ đệm lặp, định tuyến thông minh và ứng dụng vật liệu cách điện có hằng số điện môi thấp.

Hệ sinh thái đào tạo và công nghiệp thiết kế vi mạch tại Việt Nam

Tại Việt Nam, lĩnh vực thiết kế mạch VLSI đang trải qua giai đoạn chuyển mình mạnh mẽ từ nền tảng học thuật sang một trụ cột công nghiệp chiến lược quốc gia. Về mặt đào tạo và học thuật, bộ giáo trình chuyên ngành "Thiết kế vi mạch CMOS VLSI" của tác giả Tống Văn On được xuất bản năm 2004 tại Nhà xuất bản Đại học Quốc gia Thành phố Hồ Chí Minh đã đặt nền móng lý thuyết và thực hành ban đầu cho việc giảng dạy vi mạch tại các trường đại học kỹ thuật phía Nam. Tiếp nối nền tảng đó, các cơ sở giáo dục đại học hàng đầu như Đại học Quốc gia Thành phố Hồ Chí Minh, Đại học Quốc gia Hà Nội, Đại học Bách khoa Hà Nội và Đại học Bách khoa Đà Nẵng đã xây dựng các chuyên ngành đào tạo chuyên sâu về thiết kế vi mạch số, tương tự và hệ thống nhúng.

Về mặt chủ trương chính sách, Thủ tướng Chính phủ đã ban hành Quyết định số 1018/QĐ-TTg ngày 21/09/2024 phê duyệt Chiến lược phát triển công nghiệp bán dẫn Việt Nam đến năm 2030 và tầm nhìn đến năm 2050. Chiến lược đề ra công thức phát triển toàn diện C = SET + 1 (trong đó C là Chip bán dẫn, S là Chip chuyên dụng, E là Công nghiệp điện tử, T là Nhân lực công nghệ cao, và + 1 khẳng định vị thế Việt Nam là điểm đến an toàn trong chuỗi cung ứng toàn cầu). Lộ trình thực hiện được chia thành ba giai đoạn cụ thể:

• Giai đoạn 1 (từ năm 2024 đến năm 2030): Tận dụng lợi thế địa chính trị và nguồn nhân lực, thu hút đầu tư trực tiếp nước ngoài có chọn lọc. Mục tiêu đến năm 2030 bao gồm phát triển quy mô nguồn nhân lực đạt trên 50.000 kỹ sư và cử nhân có trình độ đại học trở lên phục vụ công nghiệp bán dẫn; thu hút và hình thành ít nhất 100 doanh nghiệp thiết kế vi mạch cùng 10 nhà máy đóng gói và kiểm thử; phấn đấu doanh thu công nghiệp bán dẫn tại Việt Nam đạt trên 25 tỷ USD mỗi năm và doanh thu công nghiệp điện tử đạt trên 225 tỷ USD mỗi năm.
• Giai đoạn 2 (từ năm 2030 đến năm 2040): Trở thành trung tâm công nghiệp bán dẫn và điện tử toàn cầu, kết hợp giữa năng lực tự cường và đầu tư quốc tế. Mục tiêu đặt ra là hình thành ít nhất 200 doanh nghiệp thiết kế vi mạch, 15 nhà máy đóng gói kiểm thử và 2 nhà máy chế tạo chip bán dẫn quy mô phù hợp; doanh thu công nghiệp bán dẫn đạt trên 50 tỷ USD mỗi năm và doanh thu công nghiệp điện tử đạt trên 485 tỷ USD mỗi năm.
• Giai đoạn 3 (từ năm 2040 đến năm 2050): Trở thành quốc gia thuộc nhóm đi đầu thế giới về công nghiệp bán dẫn và điện tử, làm chủ năng lực nghiên cứu và phát triển cốt lõi. Tầm nhìn đến năm 2050 hướng tới quy mô doanh thu công nghiệp bán dẫn tại Việt Nam đạt trên 100 tỷ USD mỗi năm, với giá trị gia tăng nội địa đạt từ 20% đến 25%.

Bên cạnh các định hướng chính sách, hệ sinh thái doanh nghiệp thiết kế vi mạch tại Việt Nam đang hình thành rõ nét. Các doanh nghiệp công nghệ trong nước như Viettel High Tech và FPT Semiconductor đang chủ động nghiên cứu và thương mại hóa các dòng vi mạch phục vụ hạ tầng viễn thông, quản lý năng lượng và thiết bị thông minh. Đồng thời, Việt Nam đã trở thành điểm đến chiến lược cho các trung tâm nghiên cứu và phát triển của nhiều tập đoàn công nghệ bán dẫn quốc tế hàng đầu như Synopsys, Cadence, Marvell, Renesas, Qorvo, Qualcomm và Ampere Computing, tạo ra môi trường làm việc chuyên nghiệp cho hàng nghìn kỹ sư vi mạch trong nước.

Xu hướng phát triển và các ranh giới công nghệ

Trước những giới hạn vật lý của việc thu nhỏ kích thước bóng bán dẫn đơn thuần, thiết kế mạch VLSI hiện đại đang phát triển mạnh mẽ theo các xu hướng công nghệ đột phá nhằm duy trì sự gia tăng năng lực tính toán:

• Kỹ thuật đóng gói tiên tiến và kiến trúc Chiplet: Thay vì tích hợp toàn bộ hệ thống trên một khuôn silicon nguyên khối duy nhất với chi phí sản xuất và tỷ lệ lỗi cao, xu hướng mới chia nhỏ hệ thống thành các khối vi mạch chuyên biệt (chiplet). Các khối chiplet được sản xuất trên các nút công nghệ tối ưu riêng biệt rồi liên kết với nhau trên các tấm đế chuyển tiếp silicon mật độ cao thông qua kỹ thuật đóng gói đa chiều 3D, giúp tối ưu hóa giá thành và nâng cao hiệu suất truyền dẫn dữ liệu.
• Ứng dụng trí tuệ nhân tạo vào quy trình EDA: Các công cụ thiết kế tự động hóa thế hệ mới tích hợp các thuật toán học máy và học tăng cường để tự động hóa các khâu phức tạp nhất trong thiết kế vật lý như phân bổ mặt bằng, định tuyến và phân tích định thời. Trí tuệ nhân tạo cho phép tìm kiếm không gian nghiệm thiết kế tối ưu trong thời gian ngắn, cắt giảm chu kỳ phát triển sản phẩm từ hàng tháng xuống còn vài tuần hoặc vài ngày.
• Phần cứng mã nguồn mở và kiến trúc tập lệnh mở: Sự trỗi dậy của kiến trúc tập lệnh mở RISC-V cùng các dòng chảy công cụ thiết kế EDA mã nguồn mở đang mở ra cơ hội bình đẳng hóa năng lực sáng tạo chip, giảm bớt sự phụ thuộc độc quyền vào các kiến trúc bản quyền đắt đỏ.
• Vượt qua ranh giới nút thắt bộ nhớ: Sự chênh lệch ngày càng lớn giữa tốc độ tính toán của bộ vi xử lý và tốc độ truyền dữ liệu của bộ nhớ ngoài (hiện tượng bức tường bộ nhớ) thúc đẩy sự ra đời của các kiến trúc tính toán ngay trong bộ nhớ hoặc tính toán gần bộ nhớ, xóa bỏ độ trễ truyền dữ liệu khổng lồ trên đường dây nối ngoài chip.