Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Thiết kế đơn vị số học dấu phẩy động chi phí thấp
Proceedings. IEEE Asia-Pacific Conference on ASIC, - Trang 217-220
Tóm tắt
Trong bài báo này, chúng tôi trình bày FP-AU (Đơn vị số học dấu phẩy động), cải thiện hiệu suất xử lý đa phương tiện với chi phí phần cứng thấp. Chi phí phần cứng đã được tối giản bằng cách thiết kế kiến trúc độ chính xác đơn 32-bit có khả năng thực hiện các phép toán độ chính xác gấp đôi 64-bit với chi phí phần cứng rất thấp, chẳng hạn như bộ dịch barrel và các logic điều khiển. Vì FP-AU chiếm một diện tích silicon đáng kể trong một vi xử lý do dữ liệu độ chính xác gấp đôi, kiến trúc mà chúng tôi đề xuất cho thấy tỷ lệ hiệu suất/chi phí rất hiệu quả. Logic sinh bit dính cung cấp một kiến trúc đơn giản có thể giảm chi phí phần cứng. FP-AU đã được mô hình hóa trong Verilog HDL và được tổng hợp với thư viện ô tiêu chuẩn 0.35 /spl mu/m sau khi xác minh. Diện tích chiếm dụng khoảng 6,590 cổng tương đương. Nó hoạt động ở tốc độ đồng hồ 130 MHz trong điều kiện tệ nhất.
Từ khóa
#Costs #Floating-point arithmetic #Microprocessors #Pipelines #Logic #Silicon #Hardware design languages #Libraries #Clocks #Counting circuitsTài liệu tham khảo
koren, 1993, Computer Arithmetic Algorithms
goldberg, 1990, Computer Arithmetic, Computer Architecture A Quantitative Approach
10.1016/S0304-3975(97)00201-6
10.1109/12.822562
quach, 1991, Design and Implementation of the SNAP floating-point adder, Technical Report CSL-TR·, 91
10.1109/12.565590