Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Quản lý cấu hình động của kiến trúc đa chuẩn và đa chế độ có thể cấu hình lại nhiều ASIP cho giải mã turbo
Tóm tắt
Sự gia tăng của các thiết bị kết nối đi kèm với một loạt các ứng dụng và loại lưu lượng khác nhau cần các yêu cầu đa dạng. Cùng với sự tiến hóa của kết nối này, những năm gần đây đã chứng kiến sự phát triển đáng kể của các tiêu chuẩn truyền thông không dây trong lĩnh vực mạng điện thoại di động, mạng không dây cục bộ/rộng và Phát sóng Video Kỹ thuật số (DVB). Trong bối cảnh này, nghiên cứu chuyên sâu đã được thực hiện để cung cấp bộ giải mã turbo linh hoạt nhằm hướng đến lưu lượng cao, đa chế độ, đa tiêu chuẩn và hiệu quả tiêu thụ năng lượng. Tuy nhiên, việc triển khai bộ giải mã turbo linh hoạt thường không xem xét các vấn đề tái cấu hình động trong bối cảnh này, điều này yêu cầu việc chuyển đổi cấu hình với tốc độ cao. Bắt đầu từ đánh giá này, bài báo này đề xuất giải pháp đầu tiên cho phép quản lý cấu hình tại thời gian thực theo từng khung hình của một bộ giải mã turbo đa bộ xử lý mà không làm ảnh hưởng đến hiệu suất giải mã.
Từ khóa
#cấu hình động #giải mã turbo #kiến trúc ASIP đa chuẩn #khoa học máy tính #tiêu chuẩn truyền thông không dâyTài liệu tham khảo
C Berrou, A Glavieux, P Thitimajshima, in Proc. of the IEEE International Conference on Communications (ICC), 2. Near Shannon limit error-correcting coding and decoding: turbo-codes. 1, (1993), pp. 1064–1070. doi:10.1109/ICC.1993.397441.
3GPP TS 36.212. Evolved Universal Terrestrial radio access (E-UTRA); multiplexing and channel coding, version 8.4.0 (2008). http://www.etsi.org/deliver/etsi_ts/136200_136299/136212/08.04.00_60/ts_136212v080400p.pdf.
IEEE Standard for Local and Metropolitan Area Networks Part 16: Air Interface for Fixed and Mobile Broadband Wireless Access Systems (Std., 2006). doi:10.1109/IEEESTD.2006.99107.
C-C Wong, H-C Chang, Reconfigurable turbo decoder with parallel architecture for 3GPP LTE system. IEEE Trans. Circuits Syst. II: Express Briefs. 57(7), 566–570 (2010). doi:10.1109/TCSII.2010.2048481.
J-H Kim, I-C Park, in Proc. of the IEEE Custom Integrated Circuits Conference (CICC). A unified parallel radix-4 turbo decoder for mobile wimax and 3GPP-LTE, (2009), pp. 487–490. doi:10.1109/CICC.2009.5280790.
D-S Cho, H-J Park, H-C Park, in Proc. of the International Conference on Telecommunications (ICT). Implementation of an efficient UE decoder for 3G LTE system, (2008), pp. 1–5. doi:10.1109/ICTEL.2008.4652642.
D Wu, R Asghar, Y Huang, D Liu, in Proc. of the IEEE 8th International Conference on ASIC (ASICON). Implementation of a high-speed parallel turbo decoder for 3GPP LTE terminals, (2009), pp. 481–484. doi:10.1109/ASICON.2009.5351623.
C-H Lin, C-Y Chen, E-J Chang, A-Y Wu, in Proc. of the 13th International Symposium on Integrated Circuits (ISIC). A 0.16nj/bit/iteration 3.38mm2 turbo decoder chip for WiMAX/LTE standards, (2011), pp. 168–171. doi:10.1109/ISICir.2011.6131904.
M May, T Ilnseher, N Wehn, W Raab, in Proc. of the Design, Automation and Test in Europe Conference & Exhibition (DATE). A 150Mbit/s 3GPP LTE turbo code decoder, (2010), pp. 1420–1425. doi:10.1109/DATE.2010.5457035.
R Shrestha, R Paily, in Proc. of the 26th International Conference on VLSI Design and 12th International Conference on Embedded Systems (VLSID). Design and implementation of a high speed MAP decoder architecture for turbo decoding, (2013), pp. 86–91. doi:10.1109/VLSID.2013.168.
Xilinx, Partial Reconfiguration User Guide UG702 (v14.5).
S Zhang, R Qian, T Peng, R Duan, K Chen, in Proc. of the 7th International ICST Conference on Communications and Networking in China (CHINACOM). High throughput turbo decoder design for GPP platform, (2012), pp. 817–821. doi:10.1109/ChinaCom.2012.6417597.
L Huang, Y Luo, H Wang, F Yang, Z Shi, D Gu, in Proc. of the IET International Conference on Communication Technology and Application (ICCTA). A high speed turbo decoder implementation for CPU-based SDR system, (2011), pp. 19–23. doi:10.1049/cp.2011.0622.
O Muller, A Baghdadi, M Jezequel, in Proc. of the Design, Automation and Test in Europe Conference & Exhibition (DATE), 1. ASIP-based multiprocessor SoC design for simple and double binary turbo decoding, (2006), pp. 1–6. doi:10.1109/DATE.2006.244126.
H Moussa, O Muller, A Baghdadi, M Jezequel, in Proc. of the Design, Automation Test in Europe Conference & Exhibition (DATE). Butterfly and Benes-based on-chip communication networks for multiprocessor turbo decoding, (2007), pp. 1–6. doi:10.1109/DATE.2007.364668.
P Murugappa, A-K R., A Baghdadi, M Jézéquel, in Proc. of Design, Automation and Test in Europe Conference & Exhibition (DATE). A flexible high throughput multi-ASIP architecture for LDPC and turbo decoding, (2011), pp. 1–6. doi:10.1109/DATE.2011.5763047.
C Brehm, T Ilnseher, N Wehn, in Proc. of the International SoC Design Conference (ISOCC). A scalable multi-ASIP architecture for standard compliant trellis decoding, (2011), pp. 349–352. doi:10.1109/ISOCC.2011.6138782.
T Vogt, N Wehn, A reconfigurable ASIP for convolutional and turbo decoding in an SDR environment. IEEE Trans. Very Large Scale Integration (VLSI) Syst.16(10), 1309–1320 (2008). doi:10.1109/TVLSI.2008.2002428.
S Kunze, E Matus, G Fettweis, T Kobori, in Proc. of the IEEE Workshop on Signal Processing Systems (SIPS). A “multi-user” approach towards a channel decoder for convolutional, turbo and ldpc codes, (2010), pp. 386–391. http://ieeexplore.ieee.org/document/5624878/.
C Condo, M Martina, G Masera, VLSI implementation of a multi-mode turbo/LDPC decoder architecture. IEEE Trans. Circuits Syst. I: Reg. Papers. 60(6), 1441–1454 (2012). doi:10.1109/TCSI.2012.2221216.
C Condo, M Martina, G Masera, in Proc. of the Design, Automation and Test in Europe Conference & Exhibition (DATE). A network-on-chip-based turbo/LDPC decoder architecture, (2012), pp. 1525–1530. doi:10.1109/DATE.2012.6176715.
V Lapotre, P Murugappa, G Gogniat, A Baghdadi, M Hubner, J-P Diguet, A dynamically reconfigurable multi-ASIP architecture for multistandard and multimode turbo decoding. IEEE Trans. Very Large Scale Integration (VLSI) Syst.PP(99), 1–1 (2015). doi:10.1109/TVLSI.2015.2396941.
P Robertson, E Villebrun, P Hoeher, in Proc. of the IEEE International Conference on Communications (ICC), 2. A comparison of optimal and sub-optimal MAP decoding algorithms operating in the log domain, (1995), pp. 1009–10132. doi:10.1109/ICC.1995.524253.
M Bickerstaff, L Davis, C Thomas, D Garrett, C Nicol, in Proc. of the 2003 IEEE International Solid-State Circuits Conference (ISSCC). A 24mb/s radix-4 logmap turbo decoder for 3GPP-HSDPA mobile wireless, (2003), pp. 150–4841. doi:10.1109/ISSCC.2003.1234244.
G Masera, G Piccinini, MR Roch, M Zamboni, VLSI architectures for turbo codes. IEEE Trans. Very Large Scale Integration (VLSI) Syst.7(3), 369–379 (1999). doi:10.1109/92.784098.
E Boutillon, WJ Gross, PG Gulak, VLSI architectures for the MAP algorithm. IEEE Trans. Commun.51(2), 175–185 (2003). doi:10.1109/TCOMM.2003.809247.
Y Zhang, KK Parhi, in Proceedings of the 2004 International Symposium on Circuits and Systems (ISCAS), 2. Parallel turbo decoding, (2004), pp. 509–512. doi:10.1109/ISCAS.2004.1329320.
O Muller, A Baghdadi, M Jezequel, Parallelism efficiency in convolutional turbo decoding. EURASIP J. Adv. Signal Process.2010(1), 927–920 (2010).
J Zhang, MPC Fossorier, Shuffled iterative decoding. IEEE Trans. Commun.53(2), 209–213 (2005). doi:10.1109/TCOMM.2004.841982.
O Muller, A Baghdadi, M Jezequel, in Information and Communication Technologies, 2006. ICTTA ’06. 2nd, 2. Exploring parallel processing levels for convolutional turbo decoding, (2006), pp. 2353–2358. doi:10.1109/ICTTA.2006.1684774.
V Lapotre, P Murugappa, G Gogniat, A Baghdadi, M Huebner, J-P Diguet, in Proc. of the 2013 16th Euromicro Conference on Digital System Design (DSD). Stopping-free dynamic configuration of a multi-asip turbo decoder, (2013). http://ieeexplore.ieee.org/document/6628272/.
V Lapotre, P Murugappa, G Gogniat, A Baghdadi, J-P Diguet, J-N Bazin, M Huebner, in Proc. of the 2013 IEEE International Symposium on Circuits and Systems (ISCAS). Optimizations for an efficient reconfiguration of an ASIP-based turbo decoder, (2013). http://ieeexplore.ieee.org/document/6571888/.
V Lapotre, P Murugappa, G Gogniat, A Baghdadi, M Huebner, J-P Diguet, in Proc. of the 2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI). A reconfigurable multi-standard ASIP-based turbo decoder for an efficient dynamic reconfiguration in a multi-ASIP context, (2013). http://ieeexplore.ieee.org/document/6654620/.
C Schurgers, F Catthoor, M Engels, Memory optimization of MAP turbo decoder algorithms. IEEE Trans. Very Large Scale Integration (VLSI) Syst.9(2), 305–312 (2001). doi:10.1109/92.924051.
S Benedetto, D Divsalar, G Montorsi, F Pollara, Soft-output decoding algorithms in iterative decoding of turbo codes (1996). The Telecommunications and Data Acquisition Progress Report 42-124. NASA Code 315-91-20-20-53. https://ipnpr.jpl.nasa.gov/progress_report/42-124/title.htm.