Kiến trúc bộ xử lý tín hiệu số cấu hình lại cho mã hóa video MPEG-4 hiệu suất cao

Trong công trình này, phân tích hồ sơ cấp lệnh và cấp chức năng của bộ mã hóa video MPEG-4 được thực hiện để thiết kế một kiến trúc bộ xử lý tín hiệu số (DSP) có thể cấu hình lại. Theo kết quả từ phân tích hồ sơ cấp lệnh, kiến trúc DSP được đề xuất sẽ được sắp xếp với 5 đơn vị logic số (ALUs), 1 bộ nhân, và 2 đơn vị tải/lưu trữ. Việc sắp xếp như vậy trong các đơn vị tính sẽ cho phép kiến trúc DSP được đề xuất có khả năng xử lý song song tốt hơn và tỷ lệ sử dụng phần cứng cao hơn trong việc hiện thực hóa bộ mã hóa video MPEG-4. Kết quả từ phân tích hồ sơ cấp chức năng cho thấy rằng chức năng ước lượng chuyển động yêu cầu sức mạnh tính toán nhiều nhất. Do đó, kiến trúc DSP được đề xuất cấu hình lại 4 ALUs và 1 bộ nhân thành một đơn vị chức năng cho xử lý song song cao của ước lượng chuyển động. Thiết kế phần cứng của ước lượng chuyển động chủ yếu phụ thuộc vào các bộ cộng và bộ nhân của kiến trúc DSP được đề xuất, cộng thêm một vài mạch điều khiển để chuyển đổi các đơn vị tính. Sắp xếp này sẽ có chi phí phần cứng thấp hơn so với các bộ xử lý video truyền thống có các đơn vị chức năng chuyên biệt cho ước lượng chuyển động. Cuối cùng, phân tích và so sánh benchmarking được thực hiện giữa kiến trúc DSP được đề xuất và kiến trúc TI TMS320C64x. Trong việc xử lý bộ mã hóa video MPEG-4, kiến trúc DSP được đề xuất có hiệu suất tính toán cao hơn tới 80% so với kiến trúc TI TMS320C64x.