Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Phương pháp ánh xạ nhận thức độ tin cậy cho các cấu trúc mạng-on-chip (NoC) khác nhau và các thuật toán định tuyến dưới các ràng buộc về hiệu suất
Tóm tắt
Độ linh hoạt của các hệ thống nhiều lõi đối với các ứng dụng khác nhau được đạt được thông qua việc cấu hình lại các kết nối giữa các phần tử xử lý (PE) và chức năng của các PE. Hiệu quả của hệ thống được xác định chủ yếu bởi kỹ thuật ánh xạ các ứng dụng. Trong bài báo này, một phương pháp ánh xạ ứng dụng nhận thức độ tin cậy rất linh hoạt được đề xuất cho các hệ thống mạng-on-chip (NoC) nhiều lõi. Trước hết, một mô hình chi phí độ tin cậy (RCM) được trình bày nhằm đo lường chi phí độ tin cậy cho một mẫu ánh xạ. Mô hình này sử dụng số nhị phân 0/1 để mô hình hóa chi phí độ tin cậy của mỗi đường truyền thông. Tổng chi phí độ tin cậy của một mẫu ánh xạ được đánh giá bằng cách coi chi phí của mỗi đường truyền là một biến ngẫu nhiên rời rạc. Dựa trên RCM, một phương pháp ánh xạ có tên gọi tỷ lệ chi phí độ tin cậy dựa trên nhánh và giới hạn (RCRBB) được sử dụng. Với phương pháp này, ánh xạ tốt nhất giữa tất cả các mẫu khả thi được tìm thấy một cách hiệu quả bằng cách loại bỏ những ánh xạ ứng viên không tối ưu ngay từ giai đoạn đầu. Phương pháp ánh xạ ứng dụng được đề xuất với nhận thức độ tin cậy có thể áp dụng cho nhiều cấu trúc NoC và các thuật toán định tuyến khác nhau, trong khi các phương pháp hiện tại khác trên cùng một chủ đề chỉ giới hạn ở một cấu trúc và thuật toán định tuyến cụ thể. Ngay cả với cùng một kiến trúc NoC, phương pháp được đề xuất cho thấy sự vượt trội rõ rệt ở nhiều khía cạnh. Các thí nghiệm cho thấy RCRBB đạt được sự cải thiện độ tin cậy lên tới 9,07% trung bình. Ngoài ra, nó còn vượt trội hơn các phương pháp khác về thông lượng và độ trễ với thời gian thực thi tương đối thấp.
Từ khóa
#Nhiều lõi #ánh xạ ứng dụng #độ tin cậy #mô hình chi phí độ tin cậy #mạng-on-chip (NoC) #thuật toán định tuyến.Tài liệu tham khảo
Micheli D G, Benini L. Networks on Chip: Technology and Tools. Burlington, Massachusetts: Morgan Kaufmann, 2006. 1–19
Bjerregaard T, Mahadevan S. A survey of research and practices of network-on-chip. ACM Comp Surv (CSUR), 2006, 38: 1
Chou C L, Marculescu R. FARM: Fault-aware resource management in NoC-based multiprocessor platforms. In: Proceedings of Design, Automation & Test in Europe Conference & Exhibition. Grenoble, 2011. 1–6
Hu J, Marculescu R. Energy- and performance-aware mapping for regular NoC architectures. IEEE Trans Comput-Aided Des Integr Circuits Syst, 2005, 24: 551–562
Chang Y C, Chiu C T, Lin S Y, et al. On the design and analysis of fault tolerant NoC architecture using spare routers. In: Proceedings of the 16th Asia and South Pacific Design Automation Conference, Yokohama, 2011. 431–436
Kohler A, Schley G, Radetzki M. Fault tolerant network on chip switching with graceful performance degradation. IEEE Trans Comput-Aided Des Integr Circuits Syst, 2010, 29: 883–896
Salminen E, Kulmala A, Hamalainen T D. Survey of network-on-chip proposals. White Paper, OCP-IP, 2008. 1–13
Dong X, Deadlock-Free adaptive routing in meshes with fault-tolerance ability based on channel overlapping. IEEE Trans on Depend Secure Comp, 2011, 8: 74–88
Dong X, Zhang Y L, Pan Y. Practical deadlock-free fault-tolerant routing in meshes based on the planar network fault model. IEEE Trans on Comp, 2009, 58: 620–633
Jie W, A fault-tolerant and deadlock-free routing protocol in 2D meshes based on odd-even turn model. IEEE Trans Comp, 2003, 52: 1154–1169
Murali S, Atienza D, Benini L, et al. A multi-path routing strategy with guarantee in-order packet delivery and fault-tolerance for networks on chip. In: Proceedings of the 43rd annual Design Automation Conference. San Francisco, CA, 2006. 845–848
Ebrahimi M, Daneshtalab M, Plosila J, et al. Minimal-path fault-tolerant approach using connection-retaining strcuture in Networks-on-Chip. In: Proceedings of the 2013 Seventh IEEE/ACM International Symposium on Networks on Chip (NoCS), Tempe, AZ, 2013. 1–8
Ebrahimi M, Daneshtalab M. Plosila J, et al. MD: Minimal path-based fault-tolerant routing in on-Chip Networks. In: Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC), Yokohama, 2013. 35–40
Yan F G, Jin M, Qiao X L. Source localization based on symmetrical MUSIC and its statistical performance analysis. Sci China Inf Sci, 2013, 56: 062307(13), doi: 10.1007/s11432-013-4841-6 DOI
Khalili F, Zarandi H R. A reliability-aware multi-application mapping techinique in Networks-on-Chip. In: Proceedings of 2013 21st Euromicro International Conference on Parallel, Distributed and Network-Based Processing (PDP), Belfast, 2013. 478–485
Patooghy A, Tabkhi H, Miremadi S G. RMAP: A reliability-aware application mapping for Network-on-Chips. In: Proceedings of 2010 Third International Conference on Dependability (DEPEND), Venice, 2010. 112–117
Ababei C, Hia H S, Yadav O P, et al. Energy and reliability oriented mapping for regular networks-on-chip. In: Proceedings of the 2011 Fifth IEEE/ACM International Symposium on Networks on Chip (NoCS), Pittsburgh, 2011. 121–128
Marculescu R, Ogras U Y, Peh L S, et al. Outstanding research problems in NoC design: system, microarchitecture, and circuit perspectives. IEEE Trans Comput-Aided Des Integr Circuits Syst, 2009, 28: 3–21
Tsai W C, Zheng D Y, Chen S J, et al. A fault-tolerant NoC scheme using bidirectional channel. In: Proceedings of 2011 48th Design Automation Conference (DAC). New York, NY, 2011. 918–923
SoCDesigner, http://www.carbondesignsystems.com/soc-designer-plus/.
Sahu P K, Chattopadhyay S. A survey on application mapping strategies for Network-on-Chip design. J Syst Archit, 2013, 59: 60–76
Dick R P, Rhodes D L, Wolf W. TGFF: Task graphs for free. In: Proceedings of the 6th international workshop on Hardware/sofeware codesign. Seattle, WA, 1998. 97–101
Bertsimas D, Tsitsiklis J. Simulated annealing. Statist Sci, 1993, 8: 10–15
Van Der Tol E B, Jaspers E G. Mapping of MPEG-4 decoding on a flexible architecture platform. Proc SPIE 4674, Media Processors 2002, 1. doi: 10.1117.12.45.0.67