Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Cải thiện Thời gian Khôi phục và Độ bền với Lỗi cho các Mạch được ánh xạ trên FPGA dựa trên SRAM
Tóm tắt
Việc áp dụng nhanh chóng các hệ thống dựa trên FPGA trong lĩnh vực không gian và hàng không đòi hỏi các quy tắc về độ tin cậy từ giai đoạn thiết kế đến giai đoạn bố trí để bảo vệ chống lại các tác động của bức xạ. Độ tin cậy ba mô-đun (Triple Modular Redundancy - TMR) là một phương pháp chịu lỗi phổ biến được sử dụng để bảo vệ các mạch chống lại các sự cố do bức xạ gây ra (Single Event Upsets - SEUs), được triển khai trên các FPGA dựa trên SRAM. Việc tích lũy các SEUs trong bộ nhớ cấu hình có thể gây ra sự cố cho các bản sao TMR, yêu cầu phải ghi trở lại định kỳ dòng bit cấu hình. Thời gian dừng hệ thống liên quan do việc sửa chữa và xác suất gặp sự cố đồng thời của hai miền TMR đang gia tăng cùng với sự gia tăng độ dày thiết bị. Chúng tôi đề xuất một phương pháp nhằm giảm thời gian khôi phục của các mạch TMR với khả năng chống chịu cao hơn đối với các lỗi giữa các miền. Phương pháp của chúng tôi bao gồm một quy trình công cụ tự động cho việc phát hiện lỗi chi tiết, tập hợp cờ lỗi và việc đặt các miền không chồng chéo lên nhau. Logic phát hiện lỗi chi tiết xác định miền bị lỗi bằng cách sử dụng các chức năng cấp cổng, trong khi logic tập hợp cờ lỗi giảm số lượng tín hiệu cờ quá tải. Việc đặt không chồng chéo cho phép tái cấu hình chọn lọc các miền và giảm đáng kể số lượng lỗi giữa các miền. Các kết quả của chúng tôi cho thấy sự giảm đáng kể thời gian khôi phục do thời gian phát hiện lỗi nhanh và tái cấu hình chọn lọc các miền bị lỗi. Hơn nữa, phương pháp này giảm đáng kể các lỗi giữa các miền trong các Bảng Tra cứu (Look-Up Tables - LUTs) và các nguồn tài nguyên định tuyến. Cải thiện trong thời gian khôi phục và khả năng chịu lỗi đạt được với chi phí phụ trợ cho một LUT duy nhất cho mỗi cử tri chiếm ưu thế trong các mạch TMR.
Từ khóa
#FPGA #độ tin cậy ba mô-đun #sự cố sự kiện đơn #tái cấu hình chọn lọc #phát hiện lỗi chi tiết #lỗi giữa các miền.Tài liệu tham khảo
Azambuja JR, Sousa F, Rosa L, Kastensmidt FL (2009) “Evaluating large grain TMR and selective partial reconfiguration for soft error mitigation in SRAM-based FPGAs,”. In On-Line Testing Symposium, Sesimbra, pp 101–106
Berg M, Poivey C, Petrick D et al (2008) "Effectiveness of internal versus external SEU scrubbing mitigation strategies in a Xilinx FPGA: Design, test, and analysis,". IEEE Trans on Nucl Sci 55(4):2259–2266
Boost C++ libraries. [Online]. www.boost.org
Carmichael C (2001) “Triple module redundancy design techniques for Virtex FPGAs,” Xilinx Inc., XAPP197 (V1.0), November
Carmichael C, Caffrey M, Salazar A (2000) Correcting single event upsets through virtex partial reconfiguration XAPP216 v1.0
Cetin E, Diessel O (2012) "Guaranteed Fault Recovery Time for FPGA- based TMR Circuits Employing Partial Reconfiguration," in 2nd International Workshop on Computing in Heterogeneous. Autonomous ‘N’ Goal-oriented Environments, San Francisco
Champman K, Jones L (2009) SEU strategies for Virtex-5 devices, Xilinx Inc., XAPP864
Constraints Guide. Xilinx Inc. [Online]. http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_/cgd.pdf
Fleetwood DM, Peter S, Winokurb, Doddb PE (2000) “An overview of radiation effects on electronics in the space telecommunications environment,”. Microelectron Reliab 40(1):17–26
Iturbe X, Benkrid K, Torrego R, Ebrahim A, Arslan T (2012) “Online clock routing in Xilinx FPGAs for High performance and reliability,”. In IEEE Adaptive Hardware Systems, Erlangen, pp 85–91
Jedec Standard (2006) “Measurement and reporting of alpha particle and terrestrial cosmi ray-induced soft errors in semiconductor devices,” Tech. Rep JESD89A, [Online]. http://www.jedec.org/sites/default/?les/docs/jesd89a.pdf
Nazar GL (2013) “Fine-Grain Error Detection Techniques for Fast Repair of FPGAs”, Phd Dissertation, UFRGS, [Online]. http://www.lume.ufrgs.br/bitstream/handle/10183/77746/000897120.pdf?sequence=1
Nazar GL, Carro L (2012) “Exploiting Modified Placement and Hardwired Rescources to Provide High Reliability in FPGAs,”. In 20th International Symposium on Field-Programmable Custom Computing Machines (FCCM), Toronto, pp 149–152
Nicolaidis M (2011) Soft Errors in Modern Electronic Systems. Springer, US
Open Cores Repository. [Online]. opencores.org
Pilotto C, Azambuja JR, Kastensmidt LF (2008) “Synchronizing triple modular redundant designs in dynamic partial reconfiguration applications,”. In ACM 21st annual symposium on Integrated circuits and system design (SBCCI’08), Gramado, pp 199–204
Quinn H, Morgan K, Graham P et al (2007) Domain Crossing Errors: Limitations on Single Device Triple Modular Redundancy Circuits in Xilinx FPGAs. IEEE Trans Nucl Sci 54(6):2037–2043
Reorda MS, Sterpone L, Ullah A (2013) “An error-detection and self-repairing for dynamically and partially reconfigurable systems,”. In IEEE Europen Testing Symposium, Avignon, pp 1–7
Sellers B, Wirthlin M, Kalb J (2009) “FPGA partial reconfiguration via configuration scrubbing,”. In Field Programmable Logic and Applications, Prague, pp 99–104
Steiner N, Wood A, Shojaei H et al (2011) “Torc: Towards an Open-Source Tool Flow,”. In Proceeding of 19th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, Monterey, pp 41–44
Sterpone L, Ullah A (2013) "On the optimal reconfiguration times of TMR circuits on SRAM based FPGAs,". In NASA/ESA Adaptive Hardware Systems, Torino, pp 9–14
Sterpone L, Violante M (December 2005) A new analytical approach to estimate the effects of SEU in TMR architectures implemented through SRAM based FPGAs. IEEE Trans Nucl Sci 52(6):2217–2223
Virtex-5 configuration user guide. Xilinx Inc. [Online]. http://www.xilinx.com/support/documentation/user_guides/ug191.pdf
Virtex-5 FPGA User Guide. (2012) Xilinx Inc. [Online]. http://www.xilinx.com/support/documentation/user_guides/ug190.pdf