Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Kỹ thuật tổng hợp dựa trên máy giám sát để phát hiện lỗi đồng thời trong các máy trạng thái hữu hạn
Tóm tắt
Bài báo này thảo luận về một phương pháp thiết kế mới cho việc phát hiện lỗi đồng thời trong các mạch tuần tự đồng bộ dựa trên việc sử dụng máy giám sát. Trong cách tiếp cận này, một mạch tuần tự phụ, được gọi là máy giám sát, hoạt động song song với máy chính, sao cho bất kỳ lỗi nào trong một trong hai máy đều được phát hiện ngay lập tức. Phương pháp này độc lập với mô hình lỗi. Nó có thể được áp dụng cho các máy trạng thái hữu hạn (FSM) với các trạng thái được mã hóa trước và cũng có thể được sử dụng cho các máy đang được tổng hợp. Nó cũng cung cấp một khuôn khổ có hệ thống cho việc tối ưu hóa kết hợp các máy chính và máy giám sát, cũng như khám phá các sự đánh đổi trong việc triển khai của chúng. Việc thiết kế các mạch tuần tự được giám sát là một bài toán hai mặt; thứ nhất là thiết kế một máy giám sát tối ưu dựa trên máy chính, và thứ hai là mã hóa các trạng thái của máy chính sao cho máy giám sát thu được là tối thiểu. Bài báo này thảo luận chính thức về việc thiết kế cả máy chính và máy giám sát cũng như các kỹ thuật cho việc tối ưu hóa kết hợp của chúng. Các sự đánh đổi trong việc triển khai của chúng dựa trên phát hiện lỗi chọn lọc cũng được xem xét. Thông qua các kết quả thực nghiệm, bài viết cho thấy rằng kỹ thuật tổng hợp đề xuất rất phù hợp cho việc thiết kế các mạch tuần tự chi phí thấp với việc phát hiện lỗi đồng thời. Máy giám sát có chi phí thấp hơn máy chính. Nó cũng không giống hệt như máy chính. Kết quả là, một mạch tuần tự được giám sát có chi phí phần cứng thấp hơn và độ bao phủ lỗi tốt hơn so với các triển khai trước đó.
Từ khóa
#máy giám sát #phát hiện lỗi đồng thời #mạch tuần tự #máy trạng thái hữu hạn #tối ưu hóa.Tài liệu tham khảo
V.D. Agrawal and S.C. Seth,Test Generation for VLSI Chips, IEEE Computer Society Press, Los Alamitos, CA, 1988.
M. Goessel and S. Graf,Error Detection Circuits, McGraw Hill Book Co., Berkshire, England, 1993.
G.L. Craig, C.R. Kime, and K.K. Saluja, “Test Scheduling and Control for VLSI Built-in Self-Test,”IEEE Trans. on Computers, Vol. 37, No. 9, pp. 1099–1109, September 1988.
T.W. Williams and K.A. Parker, “Design for Testability—A Survey,”IEEE Trans. on Computers, Vol. 31, No. 1, pp. 2–14, January 1982.
A. Mahmood and E.J. McCluskey, “Concurrent Error Detection Using Watchdog Processors—A Survey,”IEEE Trans. on Computers, Vol. 37, No. 2, pp. 160–174, February 1988.
R. Leveugle and G. Saucier, “Optimised Synthesis of Concurrently Checked Controllers,”IEEE Trans. on Computers, Vol. 39, No. 4, pp. 419–425, April 1990.
S.H. Robinson and J.P. Shen, “Direct Methods for Synthesis of Self-Monitoring State Machines,”Proc. 22nd IEEE Fault Tolerant Computing Symp., 1992, pp. 306–315.
V.S. Iyengar and L.L. Kinney, “Concurrent Fault Detection in Microprogrammed Control Units,”IEEE Trans. on Computers, Vol. 34, No. 9, pp. 810–821, September 1985.
L.P. Holmquist and L.L. Kinney, “Error Detection with Latency in Sequential Circuits,”Proc. Intl. Test Conf., 1988, pp. 926–933.
S. Devadas, H-K.T. Ma, A.R. Newton, and A. S-Vincentelli, “Synthesis and Optimisation Procedures for Fully and Easily Testable Sequential Machines,”Proc. IEEE Intl. Test Conf., 1988, pp. 621–630.
S. Devadas, “Delay Test Generation for Synchronous Sequential Circuits,”Proc. IEEE Intl. Test Conf., 1989, pp. 144–152.
V.D. Agrawal and K-T. Cheng, “Finite State Machine Synthesis with Embedded Test Function,”Journal of Electronic Testing: Theory and Applications, Vol. 1, pp. 221–228, 1990.
B. Eschermann, “Enhancing On-Line Testability During Synthesis,”Journal of Electronic Testing: Theory and Applications, Kluwer Academic Publ., Vol. 4, pp. 105–116, 1993.
R. Leveugle, R. Rochet, and G. Saucier, “Alternative Approaches to Fault Detection in FSMs,”Proc. IEEE Intl. Workshop on Defect and Fault Tolerance in VLSI Systems, October 1994, IEEE Computer Society Press, Los Alamitos, California, 1994.
J. Wakerly,Error Detecting Codes, Self-Checking Circuits and Applications, Elsevier North Holland, Inc., New York, 1978.
T. Nanya and T. Kawamura, “A Note on Strongly Fault-Secure Sequential Circuits,”IEEE Trans. on Computers, Vol. 36, No. 9, pp. 1121–1123, September 1987.
R. Amann and U.G. Baitinger, “Optimal State Chains and State Codes in Finite State Machines,”IEEE Trans. on CAD, Vol. 8, No. 2, pp. 153–170, February 1989.
R.A. Parekhji, G. Venkatesh, and S.D. Sherlekar, “A Methodology for Designing Optimal Self-checking Sequential Circuits,”Proc. IEEE Intl. Test Conf., 1991, pp. 283–291.
Z. Kohavi,Switching and Finite Automata Theory, McGraw-Hill, Inc., New York, 1978.
R.A. Parekhji,Design of Monitored Self-checking Sequential Circuits, Ph.D. Thesis, Dept. of Computer Science & Engg., Indian Institute of Technology, Bombay, India, 1994.
T. Villa and A.S- Vincentelli, “NOVA: State Assignment of Finite State Machines for Optimal Two-Level Logic Implementation,”IEEE Trans. on CAD, Vol. 9, No. 9, pp. 905–924, September 1990.
S. Devadas, H-K. Ma, A.R. Newton, and A.S- Vincentelli, “MUSTANG: State Assignment of Finite State Machines Targeting Multilevel Logic Implementations,”IEEE Trans. CAD, Vol. 7, No. 12, pp. 1290–1300, December 1988.
G.D. Micheli, R.K. Brayton, and A. S- Vincentelli, “Optimal State Assignment for Finite State Machines,”IEEE Trans. on CAD, Vol. 4, No. 3, pp. 269–285, July 1985.
G. Saucier, M.C. de Paulet, and P. Sicard, “ASYL: A Rule-Based System for Controller Synthesis,”IEEE Trans. on Computers, Vol. 36, No. 11, pp. 1088–1097, November 1987.
B. Lin and A.R. Newton, “Synthesis of Multiple Level Logic from Symbolic High-Level Description Languages,”Proc. IFIP Intl. Conf. on VLSI, 1989, in G. Musgrave and U. Lauther, (Eds.),VLSI 89, Elsevier Science Publ., North Holland, New York, 1990.
X. Du, G. Hachtel, B. Lin, and A.R. Newton, “MUSE: A MUltilevel Symbolic Encoding Algorithm for State Assignment,”IEEE Trans. on CAD, Vol. 10, No. 1, pp. 28–38, January 1991.
R.A. Parekhji, G. Venkatesh, and S.D. Sherlekar, “Concurrent Error Detection Using Monitoring Machines,”IEEE Design & Test of Computers, Vol. 12, No. 3, pp. 24–32, September 1995.
Logic Synthesis and Optimization Benchmarks, MCNC Intl. Workshop on Logic Synthesis, Microelectronics Center of North Carolina, USA, 1991.
R.K. Brayton, R. Rudell, A.S- Vincentelli, and A.R. Wang, “MIS: A Multiple-Level Logic Optimization System,”IEEE Trans. on CAD, Vol. 6, No. 6, pp. 1062–1081, November 1987.