Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Bộ phát FSK tiêu thụ điện năng thấp sử dụng PLL hoàn toàn số cho ứng dụng IEEE 802.15.4g
Tóm tắt
Bài báo này trình bày bộ phát tần số dịch khóa (FSK) tiêu thụ điện năng thấp sử dụng PLL hoàn toàn số (ADPLL) cho ứng dụng IEEE 802.15.4g. Để hoạt động với mức tiêu thụ điện năng thấp và tích hợp diện tích mạch nhỏ, ADPLL được áp dụng trong bộ phát. Độ nhiễu pha của ADPLL được cải thiện bằng cách sử dụng bộ chuyển đổi thời gian sang số (TDC) có độ phân giải tốt và dao động điều khiển kỹ thuật số (DCO). Độ phân giải của TDC được đề xuất được cải thiện bằng cách sử dụng bộ nội suy pha, chia nhỏ thời gian trễ của bộ đảo và bộ khuếch đại thời gian, khuếch đại sự khác biệt về thời gian giữa tần số tham chiếu và xung DCO. Độ nhiễu pha của ADPLL đề xuất cũng được cải thiện bằng cách sử dụng DCO có độ phân giải tốt với tụ điện chủ động. Để bao phủ dải tần số điều chỉnh rộng và hoạt động ở công suất thấp, một phương án điều chỉnh thô hai bước với tụ điện kim loại cách điện kim loại và cuộn cảm chủ động được sử dụng. Bộ phát FSK được thực hiện trên công nghệ CMOS 0.18 μm 1-poly 6-metal. Diện tích chip của bộ phát bao gồm ADPLL là 2.2 mm2. Mức tiêu thụ điện năng của ADPLL và bộ phát lần lượt là 12.43 và 22.7 mW khi mức công suất đầu ra của bộ phát là −1.6 dBm tại điện áp cung cấp 1.8 V. Độ phân giải tần số của TDC là 1.25 ps. Độ phân giải tần số DCO hiệu quả với điện dung chủ động và bộ điều chế sigma-delta là 2.5 Hz. Độ nhiễu pha đầu ra của ADPLL ở tần số 1.83 GHz là −121.5 dBc/Hz với độ lệch 1 MHz.
Từ khóa
Tài liệu tham khảo
IEEE Draft Standard for Information technology. (2010). Wireless Medium Access Control (MAC) and Physical Layer (PHY) Specifications for Low-Rate Wireless Personal Area Networks (WPANs). P802.15.4g/D2, October 2010.
Perrott, M. H., Tewksbury, T. L., III, & Sodini, C. G. (1997). A 27-mW CMOS fractional-N synthesizer using digital compensation for 2.5-Mb/s GFSK modulation. IEEE Journal of Solid-State Circuits, 32(12), 2048–2060.
Kratyuk, V., Hanumolu, P. K., Moon, U. K., & Mayaram, K. (2007). A design procedure for all-digital phase-locked loops based on a charge-pump phase-locked-loop analogy. IEEE Transactions on Circuits and Systems II, 54(3), 247–251.
Dudek, P., Szczepanski, S., & Hatfield, J. V. (2000). A high-resolution CMOS time-to-digital converter utilizing a Vernier delay line. IEEE Journal of Solid-State Circuits, 35(2), 240–247.
Staszewski, R. B., & Balsara, P. T. (2005). Phase-domain all-digital phase-locked loop. IEEE Transactions on Circuits System II, Express Briefs, 52(3), 159–163.
Lee, M., & Abidi, A. A. (2008). A 9 b, 1.25 ps resolution coarse-fine time-to-digital converter in 90 nm CMOS that amplifies a time residue. IEEE Journal of Solid-State Circuits, 43(4), 769–777.
Henzler, S., Koepp, S., Lorenz, D., Kamp, W., Kuenemund, R., & Schmitt-Landsiedel, D. (2008). A local passive time interpolation concept for variation-tolerant high-resolution time-to-digital conversion. IEEE Journal of Solid-State Circuits, 43(7), 1666–1676.
Lu, L., Hsieh, H., & Liao, Y. (2006). A wide tuning-range CMOS VCO with a differential tunable active inductor. IEEE Transactions on Microwave Theory and Techniques, 3, 3462–3468.
Yoo, S.-S., Choi, Y.-C., Song, H.-J., Park, S.-C., Park, J.-H., & Yoo, H.-J. (2011). A 5.8-GHz high-frequency resolution digitally controlled oscillator using the difference between inversion and accumulation mode capacitance of pMOS varactors. IEEE Transactions on Microwave Theory and Techniques, 59(2), 375–382.
Hsu, C.-M., Strayer, M. Z., & Perrott, M. H. (2008). A low-noise, wide-BW 3.6 GHz digital fractional-N synthesizer with a noise-shaping time-to digital converter and quantization noise cancellation. IEEE Journal of Solid-State Circuits, 43(12), 2776–2786.
Kratyuk, V., Hanumolu, P. K., Ok, K., Moon, U.-K., & Mayaram, K. (2009). A digital PLL with a stochastic time-to-digital converter. IEEE Transactions on Circuits System I, 56(8), 1612–1621.
Seo, Y.-H., Lee, S.-K., & Sim, J.-Y. (2011). A 1-GHz digital PLL With a 3-ps resolution floating-point-number TDC in a 0.18- CMOS. IEEE Transactions on Circuits and Systems II: Express Briefs, 58(2), 70–74.
Liao, K.-C., Huang, P.-S, Chiu, W.-H., & Lin, T.-H. (2009). A 400-MHz/900-MHz/2.4-GHz multi-band FSK transmitter in 0.18-μm CMOS. In Proceedings of Asian Solid-State Circuits Conference, pp. 353–356, November, 2009.
Ferriss, M. A., & Flynn, M. P. (2008). A 14 mW fractional-N PLL modulator with a digital phase detector and frequency switching scheme. IEEE Journal of Solid-State Circuits, 43(11), 2464–2471.
Liu, Y. H., & Lin, T. H. (2007). An energy-efficient 1.5-Mbps wireless FSK transmitter with a ΣΔ-modulated phase rotator. In Proceedings of European Solid-State Circuits Conference, pp. 488–491, September, 2007.
Jacobs, P., Janssens, J., Geurts, T., & Crols, J. (2003). A 0.35 μm CMOS fractional-N transmitter for 315/433/868/915 MHz ISM Applications. In Proceedings of European Solid-State Circuits Conference, pp. 425–428, September, 2003.
Quinlan, P., Crowley, P., Chanca, M., Hudson, S., Hunt, B., Mulvaney, K., et al. (2004). A multimode 0.3–200-kb/s transceiver for the 433/868/915-MHz bands in 0.25-μm CMOS. IEEE Journal of Solid-State Circuits, 39(12), 2297–2310.
Analog Devices: Datasheet ADF7020, May 2005.