Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Transistor hiệu ứng trường hầm không tiếp xúc được pha tạp điện tĩnh với mặt phẳng đất: Thiết kế miễn dịch với quy trình để giảm thiểu tính lưỡng cực
Tóm tắt
Việc kết hợp một lớp Si được tạp điện mạnh ở phía dưới lớp Si, được gọi là mặt phẳng đất, trong transistor hiệu ứng trường hầm không tiếp xúc pha tạp điện tĩnh (ED-JLTFET) với ngăn cách cổng cao-K, cho phép hình thành và hiện thực hóa hành vi lưỡng cực giảm thiểu đáng kể với sự gia tăng dòng điện dẫn. GP được hồi phục này làm giảm trường điện được sinh ra ở phía thoát (drain), tăng chiều dài kênh hiệu quả cho các thiết bị có kênh ngắn, ngăn chặn hiện tượng xuyên hầm trực tiếp từ nguồn tới thoát và cũng như xuyên hầm từ kênh tới thoát tại các điện áp cổng âm. Một sự giảm đáng kể của độ dốc dưới ngưỡng và DIBL cũng được báo cáo cho cấu trúc thiết bị được xem xét. Sử dụng một nghiên cứu TCAD toàn diện đã được hiệu chỉnh, phân tích độ nhạy chi tiết cũng được thực hiện cho thiết bị đề xuất bằng phương pháp quét tham số. Hơn nữa, hiệu suất tương tự/RF của thiết bị cũng được kiểm tra kỹ lưỡng cho các hoạt động tần số cao. Thú vị là, cũng quan sát thấy rằng việc triển khai GP này cũng dẫn đến sự giảm phí thể tích tốt hơn. Hơn nữa, nhờ cấu trúc tạp điện tĩnh, thiết bị báo cáo cũng được kỳ vọng có ngân sách nhiệt thấp hơn, miễn nhiễm với các biến động tạp điện ngẫu nhiên (RDFs) và dung nạp tốt hơn đối với các hiệu ứng suy giảm tốc độ. Do đó, thiết bị được báo cáo là ứng cử viên tiềm năng cho việc triển khai các transistor chuyển mạch dốc siêu thấp năng lượng.
Từ khóa
#Si #transistor hiệu ứng trường hầm không tiếp xúc #tạp điện tĩnh #mặt phẳng đất #hiệu suất tương tự/RF #suy giảm tốc độTài liệu tham khảo
Track E, Forbes N, Strawn G (2017) The end of Moore’s Law. Comput Sci Eng 19(2):4–6
Ionescu AM, Riel H (2010) Tunnel field-effect transistor as energy efficient electronic switches. Nature 479(7373):329–337
Boucart K, Ionescu AM (2007) Double-gate tunnel FET with high-k gate dielectric. IEEE Trans Electron Devices 54(7):1725–1733
Choi WY, Park BG, Lee JD, Liu T-JK (2007) Tunnelling field-effect transistors (TFETs) with sub-threshold swing (SS) less than 60mV/dec. IEEE Electron Device Letter 28(8):743–745
Reddick WM, Amaratunga GA (1995) Silicon surface tunnel transistor. Appl Phys Lett 67 (4):494–496
Koga J, Toriumi A (1999) Three terminal silicon surface junction tunnelling device for room temperature operation. IEEE Electron Device Letter 20(10):529–531
Choi WY, Park BG, Lee JD, Liu T-JK (2007) Tunneling field-effect transistors (TFETs) with sub-threshold swing (SS) less than 60 mV/dec. IEEE Electron Device Letter 28(8):743–745
Saurabh S, Kumar MJ (2010) Novel attributes of a dual material gate nanoscale tunnel field-effect transistor. IEEE Trans Electron Devices 58(2):404–410
Koswatta SO, Lundstrom MS, Nikonov DE (2007) Performance comparison between p-i-n tunnelling transistors and conventional MOSFETs. IEEE Trans Electron Devices 56(3):456–465
Wu J, Taur Y (2016) Reduction of TFET OFF-current and subthreshold swing by lightly doped drain. IEEE Trans Electron Devices 63(8):3342–3345
Verhulst AS, Vandenberghe WG, Maex K, Groeseneken G (2007) Tunnel field-effect transistor without gate-drain overlap. Appl Phys Lett, 91(5)
Abdi DB, Kumar MJ (2014) Controlling ambipolar current in tunneling FETs using overlapping gate-on-drain. IEEE J Electron Devices Soc 2(6):187–190
Boucart K, Ionescu AM (2007) Double-gate tunnel FET with high- k gate dielectric. IEEE Trans Electron Devices 54(7):1725–1733
Garg S, Saurabh S (2018) Suppression of ambipolar current in tunnel FETs using drain-pocket: Proposal and analysis. Superlattices Microstructure 113:261–270
Kumar S, Goel E, Singh K, Singh B (2017) 2-D analytical modeling of the electrical characteristics of dual-material double-gate TFETS with a SiO2 /HfO2 stacked gate-oxide structure. IEEE Trans Electron Devices 64(3):960–968
Kumar MJ, Siva M (2008) The ground plane in buried oxide for controlling short-channel effects in nano-scale SOI MOSFETs. IEEE Trans Electron Devices 55(6):1554–1557
Garg S, Saurabh S (2019) Improving the scalability of SOI-based tunnel FETs using ground-plane in buried oxide. J Electron Devices Soc 7:435–443
Colinge JP, Lee CW, Akhavan ND, Yan R, Ferain I, Razavi P, Kranti A, Yu R (2011) Junctionless transistors: physics and properties. In: Semiconductor-on-insulator materials for nanoelectronics applications. Springer, Berlin, pp 187–200
Jain AK, Kumar MJ (2020) Sub-10 nm scalability of junctionless FETs using a ground plane in high-k BOX: A Simulation Study. IEEE Access 8:137540–137548
Singh J, Jain AK, Kumar MJ (2019) Realizing a planar 4H-SiC junctionless FET for Sub-10-nm regime using P+ pocket. IEEE Trans Electron Devices 66(7):3209–3214
Kumar MJ, Nadda K (2012) Bipolar charge-plasma transistor: a novel three terminal device. IEEE Trans Electron Devices 59(4):962–967
Singh S, Kondekar PN, Jaiswal NK (2016) Label-free biosensor using nanogap embedded dielectric modulated Schottky tunneling source impact ionization MOS. Microelectron Eng 149:129–134
Singh S, Singh A, Kondekar PN (2017) A novel self-aligned charge plasma Schottky barrier tunnel FET using work function engineering. Microelectron Eng 168:67–75
Singh S, Kondekar PN (2016) A novel process variation immune dopingless zero sub-threshold slope and zero impact ionization FET (DL-Z 2 FET) based on transition metals. J Comput Electron 15(1):67–75
Kumar MJ, Janardhanan S (2013) Doping-less tunnel field effect transistor: Design and investigation. IEEE Trans Electron Devices 60(10):3285–3290
Singh S, Kondekar PN (2016) Analytical modeling of Schottky tunneling source impact ionization MOSFET with reduced breakdown voltage. Int J Eng Sci Technol 19(1):421–428
Singh S, Kondekar PN (2017) A novel electrostatically doped ferroelectric Schottky barrier tunnel FET: process resilient design. J Comput Electron 16(3):685–695
Rajasekharan B, Hueting RJ, Salm C, van Hemert T, Wolters RA, Schmitz J (2010) Fabrication and characterization of the charge-plasma diode. IEEE Electron Device Lett 31(6):528– 530
Yang IY, Lochtefeld A, Antoniadis DA (1996) Silicon-on-insulator-with-active-substrate (SOIAS) technology. Proc. IEEE International SOI Conference, pp 106–107
Yang IY, Vieri C, Chandrakasan A, Antoniadis DA (1997) Back-gated CMOS on SOIAS for dynamic threshold voltage control. IEEE Trans Electron Devices 44(5):822–831
Black K, Aspinall HC, Jones AC, Przybylak K, Bacsa J, Chalker PR, Taylor S, Zhao CZ, Elliott SD, Zydor A, Heys PN (2008) Deposition of ZrO2, and HfO2 thin films by liquid injection MOCVD and ALD using ansa-metallocene zirconium and hafnium precursors. J Mater Chem 18:4561–4571
Hwang CS, Kim HJ (1993) Deposition and characterization of ZrO2 thin films on silicon substrate by MOCVD. J Mater Res 8:1361–1367
Atlas User’s Manual (2006) Silvaco International, Santa Clara, CA
Fenouillet-Beranger C, Coronel P (2011) Commissariat al Energie Atomique et aux Energies Alternatives, 2011. SOI transistor with self-aligned ground plane and gate and buried oxide of variable thickness. U.S. Patent 7,910,419
Saremi M, Afzali-Kusha A, Mohammadi S (2012) Ground plane fin-shaped field effect transistor (GP-FinFET): A FinFET for low leakage power circuits. Microelectron Eng 95:74–82
Cristoloveanu S, Ernst T, Munteanu D, Ouisse T (2000) Ultimate MOSFETs on SOI: Ultra thin, single gate, double gate, or ground plane. nt J High Speed Electron Syst 10(01):217–230
Fenouillet-Beranger C, Denorme S, Perreau P, Buj C, Faynot O, Andrieu F, Tosti L, Barnola S, Salvetat T, Garros X, Casse M (2009) FDSOI devices with thin BOX and ground plane integration for 32 nm node and below. Solid-State Electron 53(7):730–734
Ernst T, Cristoloveanu S (1999) The ground-plane concept for the reduction of short-channel effects in fully depleted SOI devices. Proceedings of Electrochem Soc 99(3):329