Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Thiết kế kiến trúc ước lượng chuyển động tiêu thụ năng lượng thấp dựa trên DHS-NPDS cho H.264/AVC
Tóm tắt
Một kiến trúc mới cho quá trình ước lượng chuyển động (ME) dựa trên tìm kiếm biến dạng phân đoạn bình thường hóa cải tiến được đề xuất nhằm đáp ứng ba yêu cầu chính cho việc mã hóa video theo thời gian thực, đó là tiêu thụ năng lượng thấp, băng thông thấp và hiệu quả sử dụng diện tích cao. Động cơ ME hỗ trợ cả tìm kiếm biến dạng phân đoạn bình thường hóa và điều chỉnh cửa sổ tìm kiếm thích ứng. Phương pháp trước có thể làm giảm độ phức tạp tính toán của ME để tiết kiệm năng lượng và diện tích; phương pháp sau có thể tránh việc truy cập không cần thiết vào bộ nhớ ngoài nhằm giảm băng thông dữ liệu. Động cơ được đề xuất đã được triển khai bằng công nghệ CMOS 90nm của UMC. Kết quả triển khai cho thấy, so với các động cơ truyền thống, động cơ này có thể đạt được những cải tiến đáng kể về hiệu suất phần cứng và hiệu suất năng lượng với một chút thỏa hiệp về tốc độ thông qua.
Từ khóa
#ước lượng chuyển động #mã hóa video #công nghệ CMOS #tiết kiệm năng lượng #tìm kiếm biến dạngTài liệu tham khảo
Richardson I E. H.264 and MPEG-4 Video Compression-Video Coding for Next-generation Multimedia. Chichester: Wiley, 2003. 30–41
Chen T C, Chien S Y, Huang Y W, et al. Analysis and architecture design of an HDTV720p 30 frames/s H.264/AVC encoder. IEEE Trans Circ Syst Vid, 2006, 16: 673–688
Yi X Q, Ling N. Improved normalized partial distortion search with dual-halfway-stop for rapid block motion estimation. IEEE Trans Multimedia, 2007, 9: 995–1003
Chen Z B, Zhou P, He Y. Fast integer and fractional pel motion estimation for JVT. In: JVT-F017r, 6th Meeting of Joint Video Team (JVT) of ISO/IEC MPEG & ITU-T VCEG. Awaji Island, 2002. 5–13
Do V L, Yun K Y. A low-power VLSI architecture for full-search block-matching motion estimation. IEEE Trans Circ Syst Vid, 1998, 8: 393–398
Jiang M, Crookes D, Davidson S, et al. Low-power systolic array processor architecture for FSBM video motion estimation. Electron Lett, 2006, 42: 1146–1147
Jung J, Kim J, Kyung C M. A dynamic search range algorithm for stabilized reduction of memory traffic in video encoder. IEEE Trans Circ Syst Vid, 2010, 20: 1041–1046
Tuan J C, Chang T S, Jen C W. On the data reuse and memory bandwidth analysis for full-search block-matching VLSI architecture. IEEE Trans Circ Syst Vid, 2002, 12: 61–72
Xiph. org test media. http://media.xiph.org/video/derf/
Chen Y B, Guo L, Li Z D, et al. An efficient parallel architecture for one-bit transform based motion estimation. J Electron Inform Technol, 2011, 33: 717–722
Parhi K K. VLSI Digital Signal Processing Systems: Design and Implementation. New York: Wiley, 1999. 64–68
Cao W, Hou H, Tong J R. A high-performance reconfigurable VLSI architecture for VBSME in H.264. IEEE Trans Consum Electr, 2008, 54: 1338–1345
Yap S Y, McCanny J V. A VLSI architecture for variable block size video motion estimation. IEEE Trans Circuits II, 2004, 51: 384–389
Ou C M, Le C F, Hwang W J. An efficient VLSI architecture for H.264 variable block size motion estimation. IEEE Trans Consum Electr, 2005, 51: 1291–1299
Deng L, Gao W, Hu M Z, et al. An efficient hardware implementation for motion estimation of AVC standard. IEEE Trans Consum Electr, 2005, 51: 1360–1366
Li D X, Zheng W, Zhang M. Architecture design for H.264/AVC integer motion estimation with minimum memory bandwidth. IEEE Trans Consum Electr, 2007, 53: 1053–1060