Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Kiến Trúc Thống Nhất Cho Phép Chia Đơn, Đôi, Mở Rộng Đôi và Đôi Bằng 4
Tóm tắt
Bài báo này trình bày một kiến trúc phần cứng cho phép thực hiện phép chia số thực chính xác gấp bốn với hỗ trợ nhiều độ chính xác. Phép chia là một phép toán số học quan trọng, nhưng phức tạp hơn nhiều so với phép cộng và phép nhân, yêu cầu một lượng tài nguyên phần cứng đáng kể để thực hiện hoàn chỉnh. Kiến trúc đề xuất cũng hỗ trợ xử lý các phép toán với độ chính xác đơn, đôi và mở rộng đôi với độ trễ khác nhau. Một kiến trúc dựa trên phép nhân lặp lại cho phép chia chính xác gấp bốn với nhiều độ chính xác đã được đề xuất và có kích thước nhỏ cùng hiệu suất hứa hẹn. Kiến trúc chia mantissa, là thành phần con phức tạp nhất, sử dụng một phương pháp mở rộng chuỗi cho phép chia. Kiến trúc này theo luồng chuẩn của công nghệ tiên tiến cho phép chia số thực với xử lý bình thường cũng như xử lý số dưới chuẩn. Kiến trúc phép chia đề xuất được tổng hợp sử dụng thư viện ô tiêu chuẩn ASIC UMC 90nm. Nó cũng được minh chứng thông qua một ứng dụng dựa trên FPGA của Xilinx, được tích hợp với một bộ nhân số nguyên lớn cho phép chia mantissa đã được tối ưu hóa hơn nữa cho các ứng dụng FPGA, giúp sử dụng hiệu quả các khối DSP tích hợp sẵn. Khi so sánh với bộ chia chính xác gấp bốn hiện có trong tài liệu, kiến trúc được đề xuất tiết kiệm diện tích 25%, cải thiện độ trễ gấp 2 lần cùng với tốc độ tốt hơn trên nền tảng FPGA; và tiết kiệm diện tích hơn 50%, cải thiện gấp 3 lần độ trễ-lưu lượng với tốc độ tốt hơn trên nền tảng ASIC.
Từ khóa
#kiến trúc phần cứng #phép chia số thực #độ chính xác gấp bốn #xử lý nhiều độ chính xác #FPGATài liệu tham khảo
E. Antelo, T. Lang, P. Montuschi, A. Nannarelli, Low latency digit-recurrence reciprocal and square-root reciprocal algorithm and architecture, in 17th IEEE Symposium on Computer Arithmetic (2005), pp. 147–154. doi:10.1109/ARITH.2005.29
D.H. Bailey, R. Barrio, J.M. Borwein, High-precision computation: mathematical physics and dynamics. Appl. Math. Comput. 218(20), 10106–10121 (2012). doi:10.1016/j.amc.2012.03.087
S. Banescu, F. de Dinechin, B. Pasca, R. Tudoran, Multipliers for floating-point double precision and beyond on FPGAs. SIGARCH Comput. Archit. News 38, 73–79 (2011). doi:10.1145/1926367.1926380
L. Dadda, Some schemes for parallel multipliers. Alta Freq. 34, 349–356 (1965)
M.M. Daniel, F.S. Diego, H.L. Carlos, A.R. Mauricio, Tradeoff of FPGA design of a floating-point library for arithmeitic operators. J. Integr. Circuits Syst. 5(1), 42–52 (2010)
F. de Dinechin, Large multipliers with fewer DSP blocks, in International Conference on Field Programmable Logic and Applications (2009), pp. 250–255. doi:10.1109/FPL.2009.5272296
F. de Dinechin, G. Villard, High precision numerical accuracy in physics research. Nucl. Instrum. Methods Phys. Res. A 559(1), 207–210 (2006). doi:10.1016/j.nima.2005.11.140
P. Diniz, G. Govindu, Design of a field-programmable dual-precision floating-point arithmetic unit, in Field Programmable Logic and Applications, 2006. FPL ’06. International Conference on (2006), pp. 1–4. doi:10.1109/FPL.2006.311302
Y. Dou, Y. Lei, G. Wu, S. Guo, J. Zhou, L. Shen, FPGA accelerating double/quad-double high precision floating-point applications for ExaScale computing, in ICS ’10: Proceedings of the 24th ACM International Conference on Supercomputing (ACM, New York, 2010), pp. 325–336. doi:10.1145/1810085.1810129
X. Fang, M. Leeser, Vendor agnostic, high performance, double precision floating point division for FPGAs, in The 17th IEEE High Performance Extreme Computing (HPEC) (Waltham, 2013)
R.E. Goldschmidt, Application of division by convergence. Master’s thesis, Massachusetts Institute of Technology (1964)
K.S. Hemmert, K.D. Underwood, Floating-point divider design for FPGAs. IEEE Trans. Very Large Scale Integr. Syst. 15(1), 115–118 (2007). doi:10.1109/TVLSI.2007.891099
IEEE standard for floating-point arithmetic, IEEE Std 754-2008, 1–70 (2008). doi:10.1109/IEEESTD.2008.4610935
A. Isseven, A. Akkaş, A dual-mode quadruple precision floating-point divider, in Signals, Systems and Computers, 2006. ACSSC ’06. Fortieth Asilomar Conference on (2006), pp. 1697–1701. doi:10.1109/ACSSC.2006.355050
M.K. Jaiswal, R. Cheung, M. Balakrishnan, K. Paul, Series expansion based efficient architectures for double precision floating point division. Circuits Syst. Signal Process. 33(11), 3499–3526 (2014). doi:10.1007/s00034-014-9811-8
M.K. Jaiswal, R.C.C. Cheung, Area-efficient architectures for large integer and quadruple precision floating point multipliers, in The 20th Annual IEEE Symposium on Field-Programmable Custom Computing Machines. IEEE Computer Society, Los Alamitos, CA, USA (2012), pp. 25–28. doi:10.1109/FCCM.2012.14
M.K. Jaiswal, H.K.H. So, architecture for quadruple precision floating point division with multi-precision support, in 2016 IEEE 27th International Conference on Application-specific Systems, Architectures and Processors (ASAP) (2016), pp. 239–240. doi:10.1109/ASAP.2016.7760807
M.K. Jaiswal, H.K.H. So, Taylor series based architecture for quadruple precision floating point division, in 2016 IEEE Computer Society Annual Symposium on VLSI (ISVLSI) (2016), pp. 518–523. doi:10.1109/ISVLSI.2016.10
J.C. Jeong, W.C. Park, W. Jeong, T.D. Han, M.K. Lee, A cost-effective pipelined divider with a small lookup table. IEEE Trans. Comput. 53(4), 489–495 (2004). doi:10.1109/TC.2004.1268407
A. Karatsuba, Y. Ofman, Multiplication of many-digital numbers by automatic computers. Proc. USSR Acad. Sci. 145, 293–294 (1962)
P.M. Kogge, H.S. Stone, A parallel algorithm for the efficient solution of a general class of recurrence equations. IEEE Trans. Comput. C–22(8), 786–793 (1973). doi:10.1109/TC.1973.5009159
S.F. Obermann, M.J. Flynn, Division algorithms and implementations. IEEE Trans. Comput. 46(8), 833–854 (1997). doi:10.1109/12.609274
B. Pasca, Correctly rounded floating-point division for dsp-enabled fpgas, in Field Programmable Logic and Applications (FPL), 2012 22nd International Conference on (2012), pp. 249 –254. doi:10.1109/FPL.2012.6339189
X. Wang, M. Leeser, Vfloat: a variable precision fixed- and floating-point library for reconfigurable hardware. ACM Trans. Reconfig. Technol. Syst. 3(3), 16:1–16:34 (2010). doi:10.1145/1839480.1839486