Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Một phương pháp thiết kế bán tùy chỉnh để tối ưu hóa hiệu suất thiết kế
Tóm tắt
Chúng tôi trình bày một phương pháp thiết kế bán tùy chỉnh dựa trên việc điều chỉnh bóng bán dẫn để tối ưu hóa hiệu suất thiết kế. So với các phương pháp điều chỉnh bóng bán dẫn khác, quy trình điều chỉnh của chúng tôi tính đến hiệu ứng giao thoa và giảm đáng kể độ phức tạp cho việc mô phỏng và phân tích mạch bằng cách phân tích mạng mạch sử dụng lý thuyết đồ thị. Hơn nữa, việc bố trí và định tuyến gia tăng cho việc điều chỉnh bóng bán dẫn tương ứng trong các phương pháp thông thường là không cần thiết trong phương pháp của chúng tôi, điều này có thể gây ra sự biến đổi đồ thị thời gian và các vòng lặp bổ sung cho sự hội tụ thiết kế. Phương pháp này kết hợp việc điều chỉnh mạch tự động linh hoạt và các công cụ thiết kế vật lý để cung cấp nhiều cơ hội hơn cho việc tối ưu hóa thiết kế trong suốt chu trình thiết kế.
Từ khóa
#thiết kế bán tùy chỉnh #điều chỉnh bóng bán dẫn #tối ưu hóa hiệu suất thiết kế #lý thuyết đồ thị #mô phỏng mạchTài liệu tham khảo
Chen, R.Y., Yip, P., Konstadinidis, G., Demas, A., Klass, F., Mains, R., Schmitt, M., Bistry, D., 2002. Timing Window Applications in UltraSPARC-IIIi™ Microprocessor Design. Proc. IEEE Int. Conf. on Computer Design: VLSI in Computers and Processors, p.158–163. [doi:10.1109/ICCD.2002.1106764]
Cormen, T.H., Leiserson, C.E., Rivest, R.L., 1990. Introduction to Algorithms. MIT Press, USA, p.641–732.
Fishburn, J.P., Dunlop, A.E., 1985. TILOS: A Posynomial Programming Approach to Transistor Sizing. Proc. Int. Conf. on Computer-Aided Design, p.326–328.
Kabbani, A., Al-Khalili, D., Al-Khalili, A.J., 2005. Logical Path Delay Distribution and Transistor Sizing. Proc. Int. IEEE North-East Workshop on Circuits and Systems Conf., p.391–394. [doi:10.1109/NEWCAS.2005.1496701]
Kao, W.H., Fathi, N., Lee, C.H., 1985. Algorithms for Automatic Transistor Sizing in CMOS Digital Circuits. Proc. ACM/IEEE Conf. on Design Automation, p.781–784.
Ketkar, M., Kasamsetty, K., Sapatnekar, S., 2000. Convex Delay Models for Transistor Sizing. Proc. Design Automation Conf., p.655–660.
Lu, P.F., Northrop, G.A., Chiarot, K., 2005. A Semi-Custom Design of Branch Address Calculator in the IBM Power4 Microprocessor. IEEE VLSI-TSA Int. Symp., p.329–332. [doi:10.1109/VDAT.2005.1500088]
Northrop, G.A., Lu, P.F., 2001. A Semi-Custom Design Flow in High-Performance Microprocessor Design. Proc. Design Automation Conf., p.426–431.
Santos, C., Ferrao, D., Lazzari, C., Wilke, G., Guntzel, J.L., Reis, R., 2005a. Effects of Using a Pin-to-Pin Delay Model on a Library-Free Transistor/Gate Sizing Scheme. Proc. 48th Midwest Symp. on Circuits and Systems, p.315–318. [doi:10.1109/MWSCAS.2005.1594102]
Santos, C., Ferrao, D., Reis, R., Guntzel, J.L., 2005b. Incremental Timing Optimization for Automatic Layout Generation. IEEE Int. Symp. on Circuit and Systems, p.3567–3570. [doi:10.1109/ISCAS.2005.1465400]
Talukdar, D., Sridhar, R., 1996. An Analytical Approach to Fine Tuning in CMOS Wave-Pipelining. Proc. Int. Application Specific Integrated Circuits Conf., p.205–208. [doi:10.1109/ASIC.1996.551995]
Vittal, A., Chen, L.H., Marek-Sadowska, M., Wang, K.P., Yang, S., 1999. Modeling Crosstalk in Resistive VLSI Inter-Connections. Int. Conf. on VLSI Design, p.470–475. [doi:10.1109/ICVD.1999.745200]
Yelamarthi, K., Chen, C.I.H., 2007. Transistor Sizing for Load Balance of Multiple Paths in Dynamic CMOS for Timing Optimization. 8th Int. Symp. on Quality Electronic Design, p.426–431. [doi:10.1109/ISQED.2007.162]
Yu, X.Y., Oklobdzija, V.G., Walker, W.W., 2003. An Efficient Transistor Optimizer for Custom Circuits. Proc. Int. Symp. on Circuits and Systems, p.197–200. [doi:10.1109/ISCAS.2003.1206230]