Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Bộ giải mã bù chuyển động HDTV với băng thông nhớ giảm và thông lượng cao cho chuẩn H.264/AVC 4:2:2 cao
Tóm tắt
Bài báo này trình bày HP422-MoCHA: kiến trúc phần cứng tối ưu hóa bù chuyển động cho chuẩn mã hóa video H.264/AVC với profile 4:2:2 cao. Thiết kế đề xuất tập trung vào giải mã thời gian thực cho HDTV 1080p (1.920 × 1.080 điểm ảnh) ở 30 fps. Nó hỗ trợ nhiều độ rộng bit mẫu (8, 9 hoặc 10 bit) và nhiều định dạng sub-sampling màu (4:0:0, 4:2:0 và 4:2:2) nhằm cung cấp trải nghiệm chất lượng video được cải thiện. Kiến trúc bao gồm một bộ nội suy mẫu được tối ưu hóa xử lý các mẫu luma và chroma trong hai đường dữ liệu song song và có độ chính xác mẫu một phần, dự đoán hai hướng và dự đoán có trọng số. HP422-MoCHA cũng bao gồm một bộ Dự đoán Vector Chuyển động gắn cứng, hỗ trợ dự đoán tạm thời và không gian trực tiếp. Một cấu trúc bộ nhớ mới được triển khai dưới dạng bộ đệm 3 chiều giảm thiểu truy cập bộ nhớ khung, cung cấp trung bình giảm 62% băng thông và 80% chu kỳ đồng hồ. Thiết kế được triển khai trên FPGA Xilinx Virtex-II PRO, và cũng trên một ASIC với công nghệ cells tiêu chuẩn TSMC 0.18 μm. Triển khai ASIC chiếm 102 K cổng tương đương và 56,5 KB SRAM trên chip trong diện tích 3,8 × 3,4 mm2. Nó trình bày mức tiêu thụ điện năng là 130 mW. Cả hai triển khai đều đạt tần số hoạt động tối đa khoảng ~100 MHz, có khả năng bù chuyển động cho 37 khung hình dự đoán hai chiều hoặc 69 fps dự đoán. Tần số yêu cầu tối thiểu để đảm bảo giải mã thời gian thực cho HD1080p ở 30 fps là 82 MHz. Vì HP422-MoCHA là kiến trúc Bù chuyển động đầu tiên cho profile 4:2:2 cao được tìm thấy trong tài liệu, một MoCHA profile chính đã được sử dụng cho các mục đích so sánh, cho thấy thông lượng cao nhất trong tất cả các công trình đã trình bày. Tuy nhiên, kiến trúc HP422-MoCHA cũng đạt thông lượng cao nhất khi so sánh với các giải pháp MC profile chính khác được công bố, ngay cả khi xem xét độ phức tạp cao hơn đáng kể của profile 4:2:2 cao.
Từ khóa
#H.264/AVC #bù chuyển động #kiến trúc phần cứng #giải mã video HD #thông lượng cao #băng thông nhớ giảmTài liệu tham khảo
Wiegand, T., Sullivan, G., Luthra, A. (JVT eds), Draft ITU-T recommendation and final draft international standard of joint video specification (ITU-T Rec.H.264 ISO/IEC 14496-10 AVC), JVT-G050r1, Geneva (2003)
ITU-T Recommendation H.264/AVC (03/09): advanced video coding for generic audiovisual services (2009)
Brazilian Forum of Digital Television. ISDTV Standard. Draft (2006) (in portuguese)
Sullivan, G.J., Wiegand, T.: Video compression—from concepts to the H.264/AVC standard. In: Proceedings of the IEEE, vol. 93, no. 1, pp. 18–31 (2005)
Zhou, X., Li, E.Q., Chen, Y.-K.: Implementation of H.264 decoder on general-purpose processors with media instructions. In: SPIE Conference on Image and Video Communications and Processing (2003)
Chen, J.-W., Lin, C.-C., Guo, J.-I., Wang, J.-S.: Low complexity architecture design of H.264 predictive pixel compensator for HDTV application, acoustics, speech and signal processing, 2006. In: ICASSP 2006 Proceedings. 2006 IEEE International Conference, vol. 3, pp. 932–935 May 2006
Wang, R., Li, M., Li, J., Zhang, Y., et al.: High throughput and low memory access sub-pixel interpolation architecture for H.264/AVC HDTV decoder. IEEE Trans Consumer Electron 51(3), 1006–1013 (2005)
Wang, S.-Z., Lin, T.-M., Liu, Lee, C.-Y., et al.: A new motion compensation design for H.264/AVC decoder. IEEE Int Symposium Circuits Syst ISCAS 5, 4558–4561 (2005)
Lie, W.-N., Yeh, H.-C., Lin, T.C.-I., Chen, C.-F., et al.: Hardware-efficient computing architecture for motion compensation interpolation in H.264 video coding. IEEE Int Symposium Circuits Syst (ISCAS) 3(23–26), 2136–2139 (2005)
Azevedo, A., Zatt, B., Agostini, L., Bampi, S.: MoCHA: a bi-predictive motion compensation hardware for H.264/AVC decoder targeting HDTV. In: IEEE ISCAS (2007)
Zatt, B., Susin, A., Bampi, S., Agostini, L.: HP422-MoCHA: a H.264/AVC High profile motion compensation architecture for HDTV. IEEE International Symposium on Circuits and Systems, 2008. ISCAS 2008, pp. 25–28, 18–21 May 2008
Wang, R., Li, J., Huang, C.: Motion compensation memory access optimization strategies for H.264/AVC decoder. In: Proceedings (ICASSP ’05) IEEE International Conference on Acoustics, Speech, and Signal Processing, 2005 vol. 5, no., pp. v/97–v100 vol. 5, 18–23 March 2005
Zatt, B., Azevedo, A., Agostini, L., Susin, A., Bampi, S.: Memory hierarchy targeting bi-predictive motion compensation for H.264/AVC decoder. ISVLSI ’07. IEEE Computer Society Annual Symposium on VLSI, pp. 445–446, 9–11 March 2007
http://www.xilinx.com. Accessed 10 May 2010
http://www.simplicity.com. Accessed 10 May 2010
http://iphome.hhi.de/suehring/tml. Accessed 10 May 2010
http://www.mentor.com/products/fv/modelsim/. Accessed 10 May 2010
Artisan components, TSMC 0.18 mm process 1.8-Volt SAGE-X™ standard cell library, Release 4.1, Set. 2003
http://www.cadence.com. Accessed 10 May 2010
http://www.arm.com/products/physicalip/. Accessed 10 May 2010
Wilton, S.J.E., Jouppi, N.P.: CACTI: an enhanced cache access and cycle time model. IEEE J Solid-State Circuits 31(5), 677–688 (1996)
Finchelstein, D.F., Sze, V., Sinangil, M.E., Koken, Y., Chandrakasan, A.P.: A low-power 0.7-V H.264 720p video decoder. Solid-State Circuits Conference, 2008. A-SSCC ’08. IEEE Asian, pp. 173–176, 3–5 Nov 2008
Li, Y., He, Y.: Bandwidth optimized and high performance interpolation architecture in motion compensation for H.264/AVC HDTV decoder. J Signal Process Syst 52(2), 111–126 (2008)
Ma, L. et al.: Fractional-pel motion compensation interpolation architecture based on parallel FIR systolic arrays for H.264/AVC. ASID 2008. 2nd International Conference on Anti-counterfeiting, Security and Identification, 2008, vol., no., pp. 328–331, 20–23 Aug 2008
Xu, K., Choy, C.-S.: A power-efficient and self-adaptive prediction engine for H.264/AVC decoding. IEEE Trans Very Large Scale Integr (VLSI) Syst 16(3), 302–313 (2008)
Zheng, J., Gao, W., Wu, D., Xie, D., et al.: A novel VLSI architecture of motion compensation for multiple standards. IEEE Trans Consumer Electron 54(2), 687–694 (2008)
Chuang, T.-D., Chang, L.-M., Chiu, T.-W., Chen, Y.-H., Chen, L.-G.: Bandwidth-efficient cache-based motion compensation architecture with DRAM-friendly data access control. ICASSP 2009. IEEE International Conference on Acoustics, Speech and Signal Processing, 2009, pp. 2009–2012, 19–24 April 2009
Saponara, S., Denolf, K., Lafruit, G., et al.: Performance and complexity co-evaluation of the advanced video coding standard for cost-effective multimedia communications. EURASIP J Appl Signal Process 2004(2), 220–235 (2004)
Zatt, B., Agostini, L., Susin, A., Bampi, S.: High throughput architecture for H.264/AVC motion compensation sample interpolator for HDTV. SBCCI ’08. 21st Annual Symposium on Integrated Circuits and System Design, pp. 228–232, 1–4 Sep 2008
Marpe, D., Wiegand, T., Sullivan, G., et al.: The H.264/MPEG4 advanced video coding standard and its applications. IEEE Commun Mag 44(8), 134–143 (2006)
Marpe, D., Wiegand, T., Gordon, S.: H.264/MPEG4-AVC fidelity range extensions: tools, profiles, performance, and application areas. ICIP ’05. IEEE International Conference on Image Processing, pp. I-593–6, 14 Nov 2005