Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Bộ chia Radix-4 New Svobota-Tung với độ phức tạp thời gian không đổi cho việc định tỷ lệ trước
Journal of VLSI signal processing systems for signal, image and video technology - Tập 33 - Trang 117-124 - 2003
Tóm tắt
Bài báo này đề xuất một kiến trúc chia số dấu phẩy động mới tuân thủ tiêu chuẩn IEEE 754-1985. Kiến trúc này dựa trên thuật toán chia New Svoboda-Tung (NST) và hệ thống số chữ số dấu hiệu recoded (chuyển mã) tối đa tối thiểu 4 (MROR). Trong chia NST, số chia và số bị chia phải được định tỷ lệ trước. Chúng tôi tóm tắt một phương pháp hệ thống tổng quát để thực hiện việc định tỷ lệ trước, và đồng thời đề xuất một sơ đồ phần cứng sao cho độ phức tạp thời gian là không đổi bất kể chiều dài bit của số chia. Để triển khai bộ chia, chúng tôi đề xuất một bộ cộng số dấu hiệu MROR mới có đặc điểm không có mang cho phép cộng và trừ, và bộ cộng này có thể cải thiện thời gian chu kỳ một cách đáng kể. Do đó, một bộ chia radix-4 32-b/32-b được thiết kế trong Verilog HDL; kết quả mô phỏng cho thấy kiến trúc này có thể được triển khai bằng cách sử dụng các thư viện hiện có. Độ phức tạp phần cứng và hiệu suất của bộ chia này có tính cạnh tranh với các bộ chia SRT thông thường.
Từ khóa
#chia số dấu phẩy động #thuật toán chia #hệ thống số chữ số dấu hiệu #thời gian không đổi #Verilog HDLTài liệu tham khảo
S.F. Oberman and M.J. Flynn, “Division Algorithms and Implementations,” IEEE Trans.on Computers, vol. 46, no. 8, 1997, pp. 833–854.
S.F. Oberman and M.J. Flynn, “Minimizing the Complexity of SRT Tables,” IEEE Trans.on VLSI, vol. 6, no. 1, 1998, pp. 141–149.
J.E. Robertson, “ANewClass of Digital Division Methods,” IRE Trans.on Electronic Computers, vol. 7, 1958, pp. 218–222.
T.D. Tocher, “Techniques of Multiplication and Division for Au-tomatic Binary Computers,” Quarterly J.Mech.App.Math., vol. 2, pt. 3, 1958, pp. 364–384.
A. Svoboda, “An Algorithm for Division,” Information Processing Machines, vol. 9, 1963, pp. 183–190.
C. Tung, “A Division Algorithm for Signed-Digit Arithmetic,” IEEE Trans.on Computers, vol. 17, 1968, pp. 887–889.
S.F. Oberman and M.J. Flynn, “Design Issues in Division and Other Floating-Point Operations,” IEEE Trans.on Computers, vol. 46, no. 2, 1997, pp. 154–161.
H.R. Srinivas and K.K. Parhi, “A Fast Radix-4 Division Algorithm and its Architecture,” IEEE Trans.on Computers, vol. 44, no. 6, 1995, pp. 826–831.
H.R. Srinivas, K.K. Parhi, and L.A. Montalvo, “Radix 2 Division with Over-Redundant Quotient Selection,” IEEE Trans.on Computers, vol. 46, no. 1, 1997, pp. 85–92.
N. Burgess, “Prescaled Maximally-Redundant Radix-4 SRT Divider,” Electronics Letters, vol. 30, no. 23, 1994, pp. 1926–1928.
P. Montuschi and L. Ciminiera, “Design of a Radix-4 Division Unit with Simple Selection Table,” IEEE Trans.on Computers, vol. 41, no. 12, 1992, pp. 1606–1611.
P. Fenwick, “High-Radix Division with Approximate Quotient-Digit Estimation,” Journal of Universal Computer Science, vol. 1, no. 1, pp. 2–23, http://www.jucs.org/jucs_1_1/high radix_division_with/paper.html, 1995.
V. Kantabutra, “A New Algorithm for Division in Hardware,” in Proceeding of IEEE International Conference on Computer Design (ICCD), 1996, pp. 551–556.
N. Burgess and T. Williams, “Choices of Operand Truncation in the SRT Division Algorithm,” IEEE Transactions on Computers, vol. 44, 1995, pp. 933–938.
D.E. Atkins, “Higher-Radix Division Using Estimates of the Divisor and Partial Remainders,” IEEE Trans.on Computers, vol. 17, no. 10, 1968, pp. 933–937.
M.-S. Tsai, “The Design and Implementation of a High Speed Radix-4 Carry Free Division Architecture,” Master Thesis, Tamkang University, June, 2000.
L.A. Montalvo, K.K. Parhi, and A. Guyot, “New Svoboda-Tung Division,” IEEE Trans.on Computers, vol. 47, no. 9, 1998, pp. 1014–1020.
“IEEE Standard for Binary Floating Point Arithmetic,” ANSI/IEEE Standard 754–1985, IEEE Computer Society, 1987.
M.D. Ercegovac and T. Lang, “Simple Radix-4 Division with Operands Scaling,” IEEE Trans.on Computers, vol. 39, no. 9, 1990, pp. 1204–1208.
P. Montuschi and L. Ciminiera, “Over-Redundant Digit Sets and the Design of Digit-by-Digit Units,” IEEE Trans.on Computers, vol. 43, no. 3, 1994, pp. 269–279.
S. Kuninobu, H.E.T. Nishiyama, T. Tanaguchi, and N. Takagi, “Design of High Speed MOS Multiplier and Divider Using Redundant Binary Representation,” in Proc.8th Symp.Computer Arithmetic, Como, Italy, 1987, pp. 80–86.
M.D. Ercegovax and T. Lang, Division and Square Root, Norwell, Mass.: Kluwer Academic, 1994.
N. Burgess, “AFast Division Algorithm for VLSI,” in Proc.IEEE Int'l Conf.Computer Design: VLSI in Computers and Processors, Boston, Oct. 1991, pp. 560–563.
M.D. Ercegovac, T. Lang, and P. Montuschi, “Very High Radix Division with Selection by Rounding and Prescaling,” in Proc.11th IEEE Symp.Computer Arithmetic, 1993, pp. 112–119.
A. Avizienis, “Signed Digit Number Representation for Fast Parallel Arithmetic,” IRE Trans.on Electronic Computers, vol. 10, 1961, pp. 389–400.
M.D. Ercegovac, T. Lang, and P. Montuschi, “Very-High Radix Division with Prescaling and Selection by Rounding,” IEEE Trans.on Computers, vol. 43, no. 8, 1994, pp. 909–918.