Nội dung được dịch bởi AI, chỉ mang tính chất tham khảo
Một ô SRAM 10 transistor 65 nm chịu được sự cố do sự kiện đơn lẻ
Tóm tắt
Một ô SRAM mới chịu được sự cố do sự kiện đơn lẻ (SEU) được trình bày trong bài báo này. Bằng cách thêm bốn transistor nữa vào bên trong, mạch đề xuất có thể đạt được điện tích quan trọng cao hơn ở mỗi nút nội bộ so với ô 6 transistor (6T) thông thường. Các mảng dung lượng 2k-bit của hai thiết kế này đã được triển khai trong công nghệ CMOS bulk 65 nm để so sánh. Các thí nghiệm bức xạ cho thấy, ở điện áp nguồn danh nghĩa 1.0 V, ô được đề xuất đạt được mức giảm 47,1 % và 49,3 % trong tỷ lệ lỗi mềm do alpha và proton (SER) với diện tích tăng thêm 37 %.
Từ khóa
#SRAM #sự cố do sự kiện đơn lẻ #transistor #độ mềm của lỗi #công nghệ CMOS 65 nmTài liệu tham khảo
Autran JL, Roche P, Sauze S, Gasiot G, Munteanu D, Loaiza P, Zampaolo M, Borel J (2009) Altitude and underground real-time SER characterization of CMOS 65 nm SRAM. IEEE Trans Nucl Sci 56(4):2258–2266
Bajura MA, Boulghassoul Y, Naseer R, DasGupta S, Witulski AF, Sondeen J, Stansberry SD, Draper J, Massengill LW, Damoulakis JN (2007) Models and algorithmic limits for an ECC-based approach to hardening sub-100-nm SRAMs. IEEE Trans Nucl Sci 54(4):935–945
Baumann RC (2001) Soft errors in advanced semiconductor devices—part I: the three radiation sources. IEEE Trans Device Mater Rel 1(1):17–22
Calin T, Nicolaidis M, Velazco R (1996) Upset hardened memory design for submicron CMOS technology. IEEE Trans Nucl Sci 43(6):2874–2878
Guo J, Xiao L-Y, Mao Z-G (2014) Novel low-power and highly reliable radiation hardened memory cell for 65 nm CMOS technology. IEEE Trans Circuits Syst — I: Reg Papers 61(7):1994–2001
Jahinuzzaman SM, Sharifkhani M, Sachdev M (2009) An analytical model for soft error critical charge of nanometric SRAMs. IEEE Trans Very Large Scale Integr (VLSI) Syst. 17(9):1187–1195
Lacoe RC (2008) Improving integrated circuit performance through the application of hardness-by-design methodology. IEEE Trans Nucl Sci 55(4):1903–1925
Lee H-H K, Lilja K, Bounasser M, Relangi P, Linscott I R, Inan U S, Mitra S (2010) LEAP: layout design through error-aware transistor positioning for soft-error resilient sequential cell design. In: Proceedings of the IEEE Int Rel Phys Symp (IRPS), 203–212
Li L, Li Y, Wang H, Liu R, Wu Q, Newton M, Ma Y, Chen L (2015) Simulation and Experimental Evaluation of a Soft Error Tolerant Layout for SRAM 6T Bitcell in 65 nm Technology. J Electron Test 31(5):561–568
Lilja K, Bounasser M, Wen S-J, Wong R, Holst J, Gaspard N, Jagannathan S, Loveless D, Bhuva B (2013) Single-event performance and layout optimization of flip-flops in a 28-nm bulk technology. IEEE Trans Nucl Sci 60(4):2782–2788
Ming Z, Yi X-L, Chang L, Wei Z-J (2011) Reliability of memories protected by multibit error correction codes against MBUs. IEEE Trans Nucl Sci 58(1):289–295
Robust Chip Inc. 2016 Accuro User’s Manual version 8.5
Roche P, Palau JM, Tavernier C, Bruguier G, Ecoffet R, Gasiot J (1999) Determination of key parameters for SEU occurrence using 3-D full cell SRAM simulations. IEEE Trans Nucl Sci 46(6):1354–1362
Rodbell KP, Heidel DF, Pellish JA, Marshall PW, Tang HHK, Murray CE, LaBel KA, Gordon MS, Stawiasz KG, Schwank JR, Berg MD, Kim HS, Friendlich MR, Phan AM, Seidleck CM (2011) 32 and 45 nm radiation-hardened-by-design (RHBD) SOI latches. IEEE Trans Nucl Sci 58(6):2702–2710
She X-X, Li N, Jensen DW (2012) SEU tolerant memory using error correction code. IEEE Trans Nucl Sci 59(1):205–210
Torrens G, de Paúl I, Alorda B, Bota S, Segura J (2014) SRAM alpha-SER estimation from word-line voltage margin measurements: design architecture and experimental results. IEEE Trans Nucl Sci 61(4):1849–1855
Wang H-B, Bi J-S, Li M-L, Chen L, Liu R, Li Y-Q, He A-L, Guo G (2014) An area efficient SEU-tolerant latch design. IEEE Trans Nucl Sci 61(6):3660–3666
Weaver HT, Axness CL, McBrayer JD, Browning JS, Fu JS, Ochoa A, Koga R (1987) An SEU tolerant memory cell derived from fundamental studies of SEU mechanisms in SRAM. IEEE Trans Nucl Sci 34(6):1281–1286
Weste NHE, Harris DM (2011) CMOS VLSI design- A circuits and systems perspective. Addison-Wesley, Boston, pp. 75–76
Xie C-M, Wang Z-F, Wang X-H, Wu L-S, Liu Y-B (2011) Novel SEU hardened PD SOI SRAM cell. J Semiconductors 32(11):115017–115015
Zhang G-H, Shao J, Liang F, Bao D-X (2012) A novel single event upset hardened CMOS SRAM cell. IEICE Electronics Express 9(3):140–145