Công nghệ Tích hợp Hệ thống 3D

Trong những năm gần đây, đã có những nỗ lực mạnh mẽ để thu nhỏ các hệ thống vi mạch điện tử. Các gói kích thước chip, chip đảo (flip chip) và các mô-đun đa chip hiện đang được sử dụng phổ biến trong một loạt các sản phẩm (ví dụ: điện thoại di động, máy tính cầm tay và thẻ chip). Các ứng dụng vi điện tử trong tương lai yêu cầu các thiết bị phức tạp hơn với chức năng và hiệu suất tăng cường. Do sự gia tăng nội dung thiết bị, diện tích chip cũng sẽ tăng lên. Hiệu suất, tính đa chức năng và độ tin cậy của các hệ thống vi điện tử sẽ bị giới hạn chủ yếu bởi hệ thống dây điện giữa các tiểu hệ thống (được gọi là "khủng hoảng kết nối dây"), gây ra một nút thắt hiệu suất nghiêm trọng cho các thế hệ IC trong tương lai. Tích hợp hệ thống 3D cung cấp một nền tảng để vượt qua những bất lợi này. Hơn nữa, các hệ thống với thể tích và trọng lượng tối thiểu cũng như tiêu thụ năng lượng giảm có thể được thực hiện cho các ứng dụng cầm tay. Các hệ thống tích hợp 3D cho thấy diện tích chip giảm và cho phép phân chia tối ưu, cả hai điều này đều làm giảm chi phí chế tạo hệ thống. Một lợi ích bổ sung là việc cho phép chiều dài kết nối tối thiểu và loại bỏ các kết nối giữa các chip giới hạn tốc độ. Các khái niệm 3D tận dụng quy trình ở cấp độ wafer để tránh việc tăng kích thước gói và các quy trình lắp ráp linh kiện đơn đắt đỏ có tiềm năng tích hợp các thiết bị thụ động như điện trở, cuộn cảm và tụ điện vào hệ thống sản xuất và cung cấp lợi thế đầy đủ về hiệu suất hệ thống. Lộ trình ITRS dự đoán một nhu cầu tăng cao đối với các hệ thống trên một chip (SoC). Quy trình chế tạo thông thường dựa trên các công nghệ nhúng có chi phí cao. Một phương pháp chế tạo chi phí thấp mới cho tích hợp hệ thống theo chiều dọc được giới thiệu. Công nghệ 3D SoC ở cấp độ wafer, được tối ưu hóa cho khả năng xếp chồng chip lên wafer có tiềm năng thay thế các công nghệ nhúng dựa trên tích hợp đơn thể.